Autor: Investigación Chao Xiang
En el campo de la ingeniería inversa de semiconductores, TechInsights ha dominado durante décadas. El fin de semana pasado, Dylan Patel de SemiAnalysis publicó oficialmente el primer informe público de desmontaje de su laboratorio STEEL (Teardown Engineering & Evaluation Lab), dirigiéndose directamente a uno de los chips más observados del mundo: el Kirin 9030 Pro, que utiliza el proceso N+3 más avanzado de SMIC, instalado en el Huawei Mate 80 Pro.
El momento es intrigante. TechInsights está siendo vendido por capital privado, mientras que los ingresos de SemiAnalysis ya han superado a los de este gigante consolidado. Dylan eligió este momento para mostrar sus cartas con un informe de desmontaje de alto contenido técnico, acompañado de fotografías reales del chip tomadas en un laboratorio de Oregón.
El título del informe es una bomba: El espaciado mínimo de metal (pitch M0) del proceso N+3 de SMIC es de solo 32.5 nm, más fino que los 36 nm del proceso 18A de Intel utilizado en su procesador Panther Lake más reciente.
¿SMIC ha logrado un espaciado de metal más fino que Intel sin máquinas de litografía EUV?
Esta noticia, si solo se lee el titular, sería suficiente para hacer estallar la industria de los semiconductores, pero el propio SemiAnalysis enfría los ánimos en el segundo párrafo del informe: se trata de una "métrica seleccionada a propósito" (cherry picked metric).
Este artículo interpretará ese informe de desmontaje,
Densidad igualada, costo elevado
El proceso N+3 de SMIC iguala efectivamente la densidad de transistores del N6 de TSMC.
El laboratorio STEEL, mediante análisis de secciones transversales con TEM (microscopio electrónico de transmisión), midió que la densidad Bohr de N+3 es de 113.4 MTr/mm², ligeramente superior a los 107.7 MTr/mm² del N6 de TSMC. La altura de celda se redujo de 252 nm en N+2 a 228 nm, y el espaciado de puerta de contacto (CGP) de 63 nm a 57 nm. Estos números juntos significan que SMIC, sin EUV, utilizando solo litografía DUV, ha llevado la densidad lógica a un nivel comparable al proceso maduro de 7 nm de TSMC.
¿Cuál es el costo?
La capa M0 de SMIC utiliza patrones cuádruples autocalineados (SAQP), que procesan un patrón de máscara cuatro veces para lograr líneas más finas. El N6 de TSMC en la misma capa solo necesita patrones dobles (SADP). Cuádruple significa más máscaras, requisitos de alineación más estrictos, flujos de proceso más complejos y mayor coste.
SemiAnalysis vio directamente el costo del SAQP en las imágenes de la sección transversal: las zanjas M0 de N+3 muestran un perfil claramente trapezoidal invertido (más estrechas en el fondo que en la parte superior), y el fondo de la zanja tiene una banda clara de acumulación de capa de barrera. Esta morfología ayuda al relleno de cobre, pero a un espaciado de 32.5 nm, la dificultad de control del proceso aumenta drásticamente.
En una analogía que un trader entendería: SMIC está imprimiendo billetes del mismo valor nominal, pero el coste de impresión de cada uno es varias veces mayor que el de TSMC, y el riesgo de rendimiento es mayor. La densidad es la misma, la economía es completamente diferente.
Kirin 9030: Exprimiendo cada milímetro cuadrado de silicio bajo restricciones
La capacidad de diseño de chips de HiSilicon (Huawei) es una historia de otra dimensión.
Por área del chip, el Kirin 9030 y la generación anterior 9020 son casi del mismo tamaño (~140 mm²), pero se ha metido más dentro: la CPU pasó de 1 núcleo grande + 3 medianos a 1 grande + 4 medianos, las unidades de cálculo de la GPU aumentaron de 4 a 6, la NPU ganó un núcleo Tiny adicional y las cachés de todos los niveles se ampliaron. La mejora de densidad de N+3 permite a Huawei empaquetar más lógica en el mismo tamaño de chip.
En rendimiento, el laboratorio STEEL cita datos de benchmarks públicos, dando una posición clara: el rendimiento de la GPU del Kirin 9030 (Maleoon 935) se acerca aproximadamente al nivel *flagship* de 2022. El benchmark 3DMark WLE mejora un 70% respecto a la generación anterior, superando ligeramente al Snapdragon 8+ Gen 1, pero en comparación con el *flagship* actual Snapdragon 8 Elite Gen 5, la diferencia es de 2.4 a 2.6 veces.
La situación de la CPU ilustra mejor el problema. El rendimiento por ciclo (IPC) del núcleo grande TaiShan Prime está aproximadamente al nivel del Arm Cortex-X2, un diseño de 2021. El núcleo Firestorm del Apple M1, lanzado en 2020, todavía supera en IPC en un 35%. El núcleo P más reciente, el Apple M5, supera en IPC en un 60%, y su rendimiento absoluto es 2.7 veces mayor.
La raíz de la brecha no está en el diseño, sino en el proceso. Apple y Qualcomm usan N4, N3P de TSMC, procesos que tienen una ventaja fundamental en la curva voltaje-frecuencia: en la misma área se pueden meter más transistores, con la misma potencia se puede correr a mayor frecuencia. El nivel de diseño de núcleos de Huawei es comparable a la generación anterior de la industria líder, pero está atrapado en un proceso de fabricación dos generaciones atrás.
Cuando el proceso se estanca, Huawei se prepara para "plegar"
La parte más visionaria del informe es la Ley de Escalado τ y la hoja de ruta LogicFolding presentadas por Huawei en la conferencia ISCAS 2026.
La reducción tradicional de semiconductores avanza en el plano bidimensional: hacer transistores más pequeños, líneas de metal más finas. La Ley de Moore ha hecho esto durante décadas. El escalado τ propuesto por Huawei ahora traslada el objetivo de optimización del dominio espacial al dominio temporal, centrándose en reducir el coste temporal del movimiento y procesamiento de datos, incluyendo el retardo de conmutación del transistor, el retardo de propagación de señales y los retardos de cálculo y almacenamiento.
LogicFolding es la implementación de ingeniería de esta teoría. En pocas palabras, consiste en dividir el mismo módulo lógico en dos capas superior e inferior, apiladas cara a cara y conectadas mediante uniones híbridas de espaciado ultrafino. El beneficio directo es acortar las rutas de señal más largas. En los chips modernos, una gran parte de la potencia y el retardo se gastan en conducir interconexiones largas y repetidores intermedios. Al plegar verticalmente la lógica, las rutas críticas se acortan, la frecuencia puede aumentar y el consumo de energía puede bajar.
Huawei presenta una hoja de ruta agresiva: La frecuencia del núcleo grande del Kirin 9030 es de 2.75 GHz, en el laboratorio ya han probado obleas a 3.39 GHz, y el objetivo para 2031 es alcanzar 5 GHz, empujando simultáneamente la densidad equivalente a 295 MTr/mm² mediante apilamiento 3D, a un nivel comparable al 14A de TSMC.
SemiAnalysis mantiene cautela ante esto. Señalan que el método de cálculo de densidad de Huawei difiere del de las fundiciones tradicionales: la densidad del apilamiento 3D se calcula sobre el área del paquete; al apilar múltiples capas de lógica activa, naturalmente se obtiene un número mayor. Si se usara el mismo método para calcular el MI450X de AMD (capa superior N2 + capa inferior N3P), la densidad teórica alcanzaría 460.2 MTr/mm², muy por encima del objetivo de Huawei para 2031.
Pero la dirección en sí merece atención. Al tomar este camino, Huawei esencialmente está asumiendo el trabajo de la fundición como empresa de diseño de sistemas. El V-Cache de AMD hace apilamiento 3D en caché, el MI350X de AMD mueve E/S e interconexiones al chip inferior. Lo que Huawei pretende hacer es más radical: dividir directamente el mismo bloque lógico y distribuirlo verticalmente. Esto supone un desafío de ingeniería de otro nivel de dificultad.
Las restricciones a la exportación remodelan las dimensiones de la carrera
La conclusión final de SemiAnalysis es directa: Las restricciones a la exportación no han detenido el progreso de los chips chinos, pero han cambiado su camino y costo.
El N+3 de SMIC demuestra que se puede lograr densidad lógica de nivel N6 sin EUV. Pero este camino es más caro, el proceso más complejo y el rendimiento más difícil de controlar. Avanzar más agranda la dificultad marginal en cada paso: más máscaras, alineación más estricta, patrones múltiples más costosos. Teóricamente, N+4 podría alcanzar 137.8 MTr/mm² (equivalente al N5 de TSMC), y N+5, si incorpora alimentación por la parte trasera, podría acercarse incluso a las bibliotecas HP del 18A de Intel. Pero cada paso será más difícil, más caro y con menos margen de error que el anterior.
Mientras tanto, los procesos N+2 y N+3 de SMIC se están transfiriendo a Huahong, y compañías de diseño como Alibaba PingTouGe y Cambricon también podrían beneficiarse. El conocimiento de fabricación de chips se está difundiendo desde una única fundición hacia un ecosistema, lo que diluye aún más la eficacia de las sanciones dirigidas a una sola empresa.
En el extremo del diseño, Huawei y la Universidad de Pekín ya están desarrollando prototipos de herramientas EDA nacionales para LogicFolding. Esto no equivale a reemplazar la cadena completa de herramientas de Synopsys y Cadence, pero el EDA nacional está evolucionando hacia la "optimización conjunta de arquitectura-proceso-encapsulado".
Un detalle interesante: STEEL descubrió en el desmontaje que la DRAM del Kirin 9030 Pro proviene de Samsung (K4L2E165YD, LPDDR5X-9600, nodo de proceso 1a), mientras que la versión Pro Max de 16 GB mostró encapsulados tanto de Samsung como de ChangXin Memory (CXMT). El chip de CXMT estaba fechado en la semana 45 de 2025, con una densidad de proceso equivalente al nivel 1z de la industria. Esto significa que los chips de memoria chinos ya están entrando en la cadena de suministro de los *flagships* de Huawei, aunque el proceso sigue estando una o dos generaciones por detrás de Samsung y SK Hynix.
Para los inversores, la señal verdaderamente digna de seguir es si la hoja de ruta de apilamiento 3D de Huawei puede, bajo un coste controlable, permitir que los chips de fabricación china alcancen el umbral de "suficiente" en escenarios como teléfonos móviles, inferencia de IA o equipos de red.
Una vez que se establezca que son "suficientes", el valor estratégico de esta cadena de suministro será reevaluado.
