τ Scaling: Mesin Pertumbuhan Baru yang Dirancang Huawei untuk Era Pasca-Moore
Selama 60 tahun terakhir, industri semikonduktor bergerak dengan menyusutkan ukuran transistor (Hukum Moore). Namun, jalan ini kini mandek: keuntungan proses di bawah 7nm merosot, biaya lithografi sangat tinggi, biaya desain chip melampaui $10 miliar, dan biaya per transistor justru naik.
Tim semikonduktor Huawei, berdasarkan 6 tahun penelitian dan 381 chip produksi massal, mengusulkan arah baru: **τ Scaling (Skala Tau)**. Alih-alih berfokus pada ukuran, teori ini menjadikan **waktu** sebagai metrik pengoptimalan inti, dengan menekan waktu karakteristik (τ) secara menyeluruh di seluruh rantai, dari sakelar transistor (pikodetik) hingga tugas di pusat data (detik), mencakup 12 orde besaran. Intinya: **dulu berkompetisi siapa yang lebih kecil, sekarang siapa yang lebih cepat, latensi lebih rendah, dan efisiensi lebih tinggi.**
**Apa itu τ Scaling?**
τ adalah delay / konstanta waktu di setiap lapisan, dibagi menjadi empat: transistor (kecepatan sakelar), sirkuit (delay transmisi sinyal), chip (delay komputasi dan akses memori), dan sistem (waktu komunikasi ujung-ke-ujung). Tujuannya adalah menekan τ secara holistik di seluruh tumpukan teknologi.
**Implementasi di Ponsel: LogicFolding**
Tanpa meningkatkan proses manufaktur, chip ditumpuk secara vertikal (3D) dengan *hybrid bonding* presisi tinggi untuk mendistribusikan jalur kritis ke beberapa lapisan. Hasilnya: kepadatan transistor naik 55%, efisiensi energi naik 41%, frekuensi SRAM naik >40%. Target frekuensi Kirin: 3.1GHz pada 2026 dan 4GHz pada 2029.
**Implementasi di Pusat Data AI: Tekan Latensi Seluruh Rantai**
Intinya adalah mengurangi waktu komunikasi, yang menyumbang 80% konsumsi energi dan 70% biaya.
1. **Unified Bus:** Menghapus protokol berlapis, mengurangi delay akses jarak jauh dari puluhan mikrodetik menjadi sekitar 100 nanodetik (500x lebih cepat).
2. **Interkoneksi Optik Hi-ONE:** Kecepatan 8Tb/s per modul, jarak diperpanjang dari 1 meter (tembaga) menjadi 100 meter (serat optik), mendukung kluster puluhan ribu chip.
3. **3D Folding:** Mengatasi keterbatasan antarmuka pada kemasan 2.5D dengan mengintegrasikan memori, catu daya, dan port optik secara vertikal, memungkinkan skalabilitas seimbang dengan daya komputasi.
**Reintegrasi Logika dan Memori**
Di era AI, perpindahan data lebih kritis daripada komputasi. Karena itu, memori dan unit logika harus terintegrasi erat secara 3D, menggeser pusat gravitasi industri ke memori dan kemasan lanjutan.
**Tantangan yang Tersisa**
Termasuk adaptasi alat EDA untuk desain 3D, optimasi variasi proses dan loss interkoneksi vertikal antar wafer, serta penyusunan standar baru untuk efisiensi energi dan pengukuran kinerja.
**Kesimpulan**
Era penyusutan ukuran Hukum Moore telah berakhir, digantikan oleh era penskalaan waktu. Dengan optimasi arsitektur sistem, penumpukan 3D, dan interkoneksi, peningkatan berkelanjutan dalam kinerja dan efisiensi tetap mungkin tanpa selalu bergantung pada teknologi lithografi paling mutakhir. Ini akan menjadi jalur inti semikonduktor untuk 10 tahun ke depan.
marsbit05/25 05:36
