Rédaction : Chao Xiang Research
Dans le domaine de la rétro-ingénierie des semi-conducteurs, TechInsights a régné pendant des décennies. Ce week-end, Dylan Patel de SemiAnalysis a officiellement publié le premier rapport de démontage public de son laboratoire STEEL (Teardown Engineering & Evaluation Lab), ciblant directement l'une des puces les plus scrutées au monde : le Kirin 9030 Pro qui équipe le Huawei Mate 80 Pro, fabriqué en procédé N+3 le plus avancé de SMIC.
Le timing est révélateur. TechInsights est en cours de vente par des fonds de capital-investissement, tandis que les revenus de SemiAnalysis ont déjà dépassé ceux de ce vieux géant. Dylan a choisi ce moment pour dégainer, avec un rapport de démontage techniquement très dense, accompagné de photos réelles de la puce prises dans le laboratoire de l'Oregon.
Le titre du rapport est une bombe : Le pas minimum métallique (M0 pitch) du procédé N+3 de SMIC n'est que de 32,5 nm, plus fin que les 36 nm du procédé 18A utilisé par Intel dans son dernier processeur Panther Lake.
SMIC a réalisé un pas métallique plus fin qu'Intel sans machine de lithographie EUV ?
Cette information, si l'on ne regarde que le titre, serait suffisante pour faire exploser tout le monde des semi-conducteurs, mais SemiAnalysis lui-même tempère l'enthousiasme dès le deuxième paragraphe du rapport : c'est une "metrique choisie à dessein" (cherry picked metric).
Cet article vous décrypte ce rapport de démontage,
Densité rattrapée, coût élevé
Le procédé N+3 de SMIC a effectivement rattrapé la densité de transistors du N6 de TSMC.
Par analyse en coupe TEM (microscope électronique à transmission), le laboratoire STEEL a mesuré une densité Bohr de 113,4 MTr/mm² pour le N+3, légèrement supérieure aux 107,7 MTr/mm² du N6 de TSMC. La hauteur des cellules a été réduite de 252 nm (N+2) à 228 nm, et l'espacement entre grilles de contact (CGP) de 63 nm à 57 nm. Ces chiffres, pris ensemble, signifient que SMIC, sans EUV et uniquement avec de la lithographie DUV, a atteint une densité logique comparable au niveau du 7nm mature de TSMC.
À quel prix ?
La couche M0 de SMIC utilise un motif quadruple auto-aligné (SAQP), c'est-à-dire qu'un seul masque est traité quatre fois pour obtenir des lignes plus fines. TSMC N6 n'a besoin que d'un motif double (SADP) pour la même couche. Le quadruple signifie plus de masques, des exigences d'alignement plus strictes, des processus de fabrication plus complexes et un coût plus élevé.
SemiAnalysis voit directement le prix du SAQP dans les coupes : les tranchées M0 du N+3 présentent un profil en trapèze inversé marqué (le bas plus étroit que le haut), avec une bande d'enrichissement en couche barrière claire au fond. Cette morphologie aide au remplissage en cuivre, mais à un pas de 32,5 nm, la difficulté de contrôle du processus augmente considérablement.
Pour faire une analogie qu'un trader comprendrait : SMIC imprime des billets de la même valeur faciale, mais le coût d'impression de chacun est plusieurs fois supérieur à celui de TSMC, avec en plus un risque de rendement plus élevé. Densité égale, économie différente.
Kirin 9030 : Dans des conditions contraintes, exploiter chaque millimètre carré de silicium
Les capacités de conception de puces de HiSilicon (Huawei) relèvent d'une autre dimension.
En termes de surface de puce, le Kirin 9030 est presque aussi grand que le 9020 de la génération précédente (environ 140 mm²), mais on y a entassé plus d'éléments : le CPU est passé de 1 cœur large + 3 moyens à 1 large + 4 moyens, les unités de calcul du GPU sont passées de 4 à 6, le NPU a gagné un cœur Tiny supplémentaire, et les caches à tous les niveaux ont été augmentés. L'augmentation de densité du N+3 a permis à Huawei de caser plus d'unités logiques dans la même taille de puce.
En termes de performances, le laboratoire STEEL cite des données de benchmark publiques et donne un positionnement clair : Les performances GPU du Kirin 9030 (Maleoon 935) rattrapent globalement le niveau haut de gamme de 2022, avec un score 3DMark WLE en hausse de 70% par rapport à la génération précédente, légèrement supérieur au Snapdragon 8+ Gen 1, mais avec un écart de 2,4 à 2,6 fois par rapport au haut de gamme actuel, le Snapdragon 8 Elite Gen 5.
La situation du CPU est encore plus parlante. Les performances par cycle (IPC) du cœur large TaiShan Prime se situent globalement au niveau de l'Arm Cortex-X2, une conception de 2021. Le cœur Firestorm du M1 d'Apple, sorti en 2020, conserve un IPC supérieur de 35%. Le dernier cœur P de l'Apple M5 présente un IPC supérieur de 60%, avec des performances absolues 2,7 fois supérieures.
La source de l'écart n'est pas dans la conception, mais dans le procédé de fabrication. Apple et Qualcomm utilisent les procédés N4, N3P de TSMC, qui offrent un avantage fondamental sur la courbe tension-fréquence : on peut caser plus de transistors sur la même surface, et atteindre des fréquences plus élevées pour la même consommation. Le niveau de conception des cœurs de Huawei est comparable à celui de l'avant-dernière génération de l'industrie de pointe, mais ils sont enfermés dans un procédé de fabrication vieux de deux générations.
Quand la finesse de gravure stagne, Huawei se prépare à "plier"
La partie la plus prospective du rapport concerne la loi d'échelle τ et la feuille de route LogicFolding présentées par Huawei lors de la conférence ISCAS 2026.
La miniaturisation traditionnelle des semi-conducteurs progresse sur un plan bidimensionnel : réduire la taille des transistors et affiner les lignes métalliques. La loi de Moore a fonctionné pendant des décennies en faisant essentiellement cela. L'échelle τ proposée par Huawei déplace désormais l'objectif d'optimisation du domaine spatial vers le domaine temporel, l'essentiel étant de réduire le coût temporel du déplacement et du traitement des données, y compris le délai de commutation des transistors, le délai de propagation du signal, et les délais de calcul et de stockage.
LogicFolding est la mise en œuvre technique de cette théorie. En simplifiant, il s'agit de diviser un même module logique en deux couches, empilées face à face et connectées par des liaisons hybrides à pas ultra-fin. L'avantage direct est de raccourcir les trajets de signaux les plus longs. Dans les puces modernes, une part importante de la consommation et du délai est consacrée à piloter les interconnexions longues et les répéteurs. En pliant la logique verticalement, les chemins critiques se raccourcissent, la fréquence peut augmenter et la consommation diminuer.
Huawei présente une feuille de route ambitieuse : La fréquence du cœur large du Kirin 9030 est de 2,75 GHz, des échantillons de laboratoire ont déjà atteint 3,39 GHz, avec pour objectif d'atteindre 5 GHz d'ici 2031, tout en poussant la densité équivalente à 295 MTr/mm² via l'empilement 3D, visant un niveau comparable au 14A de TSMC.
SemiAnalysis reste prudent face à cela. Ils soulignent que la méthode de calcul de la densité de Huawei diffère de celle des fondeurs traditionnels : la densité en empilement 3D est calculée sur la surface du package ; en empilant plusieurs couches de logique active, on obtient naturellement un chiffre plus élevé. En utilisant la même méthode pour calculer celle du MI450X d'AMD (couche supérieure N2 + couche inférieure N3P), la densité théorique atteindrait 460,2 MTr/mm², dépassant largement l'objectif 2031 de Huawei.
Mais la direction en elle-même mérite attention. En prenant cette voie, Huawei s'attaque essentiellement, dans un contexte de contraintes process, à un travail qui relève habituellement des fondeurs. Le V-Cache d'AMD réalise un empilement 3D sur le cache, le MI350X d'AMD déplace les E/S et l'interconnexion vers la puce inférieure. Ce que Huawei veut faire est plus radical : diviser directement un même bloc logique et le répartir verticalement, ce qui représente un défi d'ingénierie d'un autre ordre.
Les contrôles à l'exportation redéfinissent les dimensions de la course
La conclusion de SemiAnalysis est directe : Les contrôles à l'exportation n'ont pas arrêté les progrès des puces chinoises, mais ils ont changé la trajectoire et le coût de ces progrès.
Le N+3 de SMIC prouve qu'on peut atteindre une densité logique de niveau N6 sans EUV. Mais cette voie est plus coûteuse, le processus est plus complexe et le rendement plus difficile à maîtriser. Pour aller plus loin, la difficulté marginale augmente à chaque étape : plus de masques, une précision d'alignement plus stricte, des motifs multiples plus coûteux. En théorie, le N+4 pourrait atteindre 137,8 MTr/mm² (visant le N5 de TSMC), et le N+5, avec l'ajout d'une alimentation par l'arrière, pourrait même s'approcher des bibliothèques HP de l'Intel 18A. Mais chaque étape est plus difficile, plus coûteuse et laisse moins de marge d'erreur que la précédente.
Parallèlement, les procédés N+2 et N+3 de SMIC sont en cours de transfert vers Huahong, et des sociétés de conception comme Alibaba's T-Head ou Cambricon pourraient également en bénéficier. La connaissance de la fabrication de puces se diffuse d'un seul fondeur vers un écosystème, ce qui dilue encore l'efficacité des sanctions ciblant une entreprise unique.
Et côté conception, Huawei et l'Université de Pékin développent déjà des prototypes d'outils EDA domestiques pour le LogicFolding. Cela ne remplace pas les chaînes d'outils complètes de Synopsys et Cadence, mais les EDA domestiques évoluent vers une "optimisation conjointe architecture-processus-packaging".
Un détail intéressant : STEEL a découvert lors du démontage que la DRAM du Kirin 9030 Pro provenait de Samsung (K4L2E165YD, LPDDR5X-9600, nœud 1a), tandis que la version Pro Max 16 Go présentait simultanément des puces emballées de Samsung et de ChangXin Memory (CXMT). La puce de CXMT portait une date d'emballage de la semaine 45 de 2025, avec une densité de procédé équivalente au niveau 1z de l'industrie. Cela signifie que les puces mémoire chinoises commencent à entrer dans la chaîne d'approvisionnement des flagships de Huawei, même si le procédé reste en retard d'une à deux générations sur Samsung et SK Hynix.
Pour les investisseurs, le signal véritablement intéressant à suivre est de savoir si la feuille de route d'empilement 3D de Huawei pourra, à un coût maîtrisé, permettre aux puces d'origine chinoise d'atteindre le seuil de "suffisance" dans des scénarios comme les smartphones, l'inférence IA ou les équipements réseau.
Une fois ce seuil de suffisance atteint, la valeur stratégique de cette chaîne d'approvisionnement sera réévaluée.
