过去 60 年,半导体行业一直靠缩小晶体管尺寸(摩尔定律)推动进步,越做越小、越做越密、成本越低。
但现在这条路走不动了:
- 7nm 以下工艺收益暴跌
- 光刻机成本天价
- 先进制程单颗芯片设计费超 10 亿美元
- 单个晶体管成本不降反升
华为半导体团队用 6 年、381 款量产芯片验证出新方向:
不拼尺寸,改拼时间。
提出 τ 缩放理论(τ Scaling):
把“时间”当成核心优化指标,全链路压缩特征时间 τ,从晶体管开关(皮秒)到数据中心任务(秒),覆盖 12 个数量级。
简单说:
以前比谁更小,现在比谁更快、延时更低、效率更高。
一、τ 缩放到底是什么?
τ 就是各层的延时 / 时间常数,分四层:
- 晶体管:开关速度
- 电路:信号传输延时
- 芯片:计算、访存延时
- 系统:端到端通信同步时间
目标就是全栈一起压 τ,工艺、电路、架构、系统用同一套指标优化,不再各干各的。
二、手机端落地:LogicFolding(逻辑折叠)
在不升级工艺的前提下,把芯片垂直堆叠,用超精密混合键合把关键路径分到多层,相当于给芯片“叠楼层”。
- 晶体管密度:一代从 155→238 百万颗/平方毫米,提升 55%
- 能效:涨 41%,主频提升近 13%
- SRAM 频率:涨超 40%
- 麒麟 2026 主频冲到 3.1GHz,2029 年目标 4GHz
三、AI 数据中心落地:全链路压延时
AI 集群 80% 能耗、70% 成本都在数据搬运,核心是压通信时间。
1. 统一总线(Unified Bus)
砍掉多层协议,远程访问延时从几十微秒压到约 100 纳秒,快 500 倍。
2. Hi-ONE 光互联
单模块 8Tb/s,铜线换光纤,距离从 1 米扩到 100 米,适配万卡集群。
3. 3D Folding
解决 2.5D 封装“面积涨得快、接口跟不上”的问题,把内存、供电、光口搬到垂直面,和算力同步扩容。
- 预测:2035 年 AI 硬件集成度提升超 100 倍
四、逻辑与内存重新融合
早年 CPU 和内存分开发展,现在 AI 时代数据搬运比计算更关键,内存和逻辑必须紧密 3D 集成,产业链话语权向内存、封装倾斜。
五、剩下的挑战
- EDA 工具要适配 3D 堆叠设计
- 晶圆间工艺差异、垂直互联损耗要优化
- 要配套新的能效、Benchmark 标准
结论
摩尔定律的尺寸时代结束,时间缩放时代开始。
不用死磕最先进光刻机,靠 3D 堆叠、系统架构、互联优化,照样能持续提升性能、能效。
这会是未来 10 年半导体的核心路线。
