三星晶圆代工的先进制程路线,正在发生一个值得关注的变化。
三星原计划在2027年实现1.4nm工艺量产,如今这一时间表已经调整至2029年。换句话说,在迈向1.4nm之前,三星将继续围绕2nm工艺进行扩展和优化,并把未来几年的重点放在工艺成熟度、良率提升以及客户导入上。早在2022年,三星曾公布1.4nm将在2027年量产的计划,如今推迟至2029年,意味着这一目标相比最初规划晚了两年,而从现在到2029年,三星还需要在2nm平台上继续深耕三年。
三星此前在先进制程上的策略一直比较激进,尤其是在3nm节点率先采用GAA(环绕栅极)晶体管,希望借此建立差异化优势,并通过更快的节点迭代追赶台积电。但进入2nm时代之后,先进制程的技术难度和资本投入都在快速上升,竞争已经不再只是简单的“谁先进入下一个节点”。
对于晶圆代工厂而言,一个新的工艺节点能否真正创造价值,最终还要看良率、性能、功耗、客户数量以及量产成本。因此,与其过早推进1.4nm,不如先把2nm平台做成熟,再通过不同的衍生工艺延长其商业生命周期,这或许是三星当前更现实的选择。
实际上,三星并不是在2nm上“原地踏步”。除了标准的SF2之外,三星还在推进面向不同应用场景的2nm衍生工艺,并计划在更先进版本中引入背面供电等技术。对于AI和HPC芯片而言,随着Die尺寸不断扩大、功耗不断提升,供电网络已经成为影响性能的重要因素。因此,三星未来几年真正要解决的,并不是“如何尽快做出1.4nm”,而是如何让2nm成为一个更加成熟、可靠并能够大规模出货的平台。
三星为什么不急着上High-NA EUV?
值得注意的是,三星并没有急于把High-NA EUV,也就是高数值孔径极紫外光刻,作为2nm和1.4nm量产的必选技术。三星电子技术副总裁朴昌敏此前表示,公司希望未来能够将High-NA EUV应用于2nm和1.4nm等先进节点的量产,但这项技术目前仍需要进一步成熟。三星认为,从A10及以下,也就是1nm级别及更先进的节点开始,High-NA EUV才可能真正成为先进制程量产所必需的技术,目前三星正在与产业链合作伙伴进行联合开发。
High-NA EUV最大的优势,是更高的数值孔径能够进一步提升光刻分辨率,从而减少部分复杂的多重图案化工艺,并为更先进的晶体管制造提供支持。但问题同样明显,High-NA EUV设备价格非常昂贵,而且曝光视场相比传统EUV有所缩小,对于面积越来越大的AI和HPC芯片而言,可能带来更多的拼接需求。同时,光刻胶、掩膜版、pellicle以及计算光刻等配套环节也需要同步升级。因此,对于晶圆厂来说,High-NA EUV并不是简单的“技术越先进越好”,而是一项需要综合考虑设备成本、芯片面积、良率、产能以及PPA收益的长期投资。
这也是三星目前没有将High-NA EUV视为1.4nm量产必选技术的重要原因之一。对于三星而言,如果通过成熟的Low-NA EUV体系仍然能够实现1.4nm工艺,那么就没有必要为了追求更高的光刻分辨率而过早承担High-NA EUV带来的额外成本和工艺复杂度。相比之下,等待High-NA EUV进一步成熟,并将其价值留给1nm级及以下节点,可能是更加务实的选择。
先进制程进入“算账时代”
从这个角度来看,三星推迟1.4nm,其实并不意味着先进制程竞争放缓,反而说明这个行业正在进入一个新的阶段。过去十多年,先进制程竞争的核心是“谁先进入下一节点”,从28nm、16/14nm、10nm、7nm、5nm到3nm,节点数字本身就是晶圆厂技术实力的重要体现。但到了2nm及以下,单纯追求节点缩小的成本越来越高,GAA、背面供电、EUV、High-NA EUV等新技术都需要巨额研发和资本投入,而每一代工艺能够带来的性能和密度提升却未必能够保持过去的幅度。
与此同时,先进制程真正困难的已经不只是“做出来”,而是“稳定地做出来”。尤其是AI GPU和HPC芯片的Die尺寸不断扩大,芯片面积越大,对晶圆制造良率的要求就越高。一款工艺即使能够实现更高的晶体管密度,如果良率爬升缓慢、晶圆成本过高,客户最终也未必愿意采用。因此,晶圆厂现在需要算的不仅是晶体管密度提升多少、性能提高多少,还要计算每片晶圆能够产出多少颗有效芯片,以及客户是否愿意为这些性能提升支付更高的价格。
更重要的是,先进制程的价值已经不再只来自晶体管微缩。Chiplet、3D堆叠、HBM以及先进封装都在成为提升AI芯片性能的重要手段。一颗AI芯片最终能够实现怎样的性能,已经取决于计算Die、HBM、互连、供电、散热以及封装等多个环节。因此,未来先进制程的竞争,本质上将从单纯的“节点竞赛”转向技术、成本和生态的综合竞争。三星延长2nm生命周期,可以看作是在重新平衡技术进度与商业回报,但前提是必须在这三年里真正提升2nm的良率和客户规模。
台积电A16的领先
问题在于,三星放慢脚步的同时,台积电并没有停下来等待。台积电N2已经进入量产,其首个后2nm节点A16也计划于2026年下半年进入量产。这意味着,当三星仍在进一步完善2nm家族时,台积电已经开始向1.6nm级别迈进。
A16最大的变化之一,就是引入了台积电的SPR(Super Power Rail)背面供电技术。传统芯片中,电源线和信号线主要集中在晶体管正面,随着工艺尺寸不断缩小,正面布线资源越来越紧张,电源网络与信号网络之间的资源竞争也越来越严重,并进一步带来布线拥塞和IR Drop等问题。背面供电则是把电源路径转移到芯片背面,将更多正面布线资源释放给信号传输,同时缩短电源路径、降低供电阻抗,从而改善先进制程下的供电效率。
台积电公布的数据显示,与N2P相比,A16在相同功耗水平下速度可以提升8%至10%,在相同速度下功耗可以降低15%至20%,芯片密度最高提升约10%。这意味着A16的意义并不只是把节点从2nm推进到1.6nm,而是通过背面供电进一步释放先进制程的性能潜力。尤其对于AI和HPC芯片而言,随着芯片尺寸不断扩大、功耗持续提升,电源完整性和信号完整性的重要性已经不亚于晶体管本身。
实际上,背面供电已经成为2nm及以下先进制程的重要技术方向。英特尔在18A中引入PowerVia,台积电则在A16中采用SPR方案,三星也在推进相关技术。可以看到,先进制程的竞争已经从晶体管结构本身,扩展到供电、互连、设计以及制造工艺的协同。
尤其值得一提的是,台积电此前就说会在High-NA EUV上保持谨慎态度。从三星的这次延误看来,台积电再次赌赢了。
写在最后
三星未来三年的2nm路线,实际上面临着不小的压力。一方面,它需要继续提升2nm工艺的良率和客户导入速度;另一方面,还必须面对台积电A16以及后续更先进节点的持续推进。到了2029年,当三星真正推出1.4nm时,台积电和英特尔很可能已经进入新的技术阶段。
这也意味着,未来的先进制程竞争已经很难简单用“2nm、1.4nm、1nm”这样的数字来衡量。GAA、背面供电、EUV、High-NA EUV、DTCO以及先进封装等技术,都将共同决定一颗芯片最终能够达到的性能和成本。先进制程的竞争,正在从“谁的节点更先进”,转向“谁能够用更合理的成本,把先进技术真正做成规模化产品”。
三星不是放弃1.4nm,而是在用未来三年的时间,把2nm真正做成熟、做出规模、做出客户。但问题也随之而来:当三星在2029年真正迈向1.4nm时,台积电和英特尔又会走到哪里,这或许才是这场先进制程竞争最值得关注的地方。
本文来自微信公众号“半导体行业观察”(ID:icbank),作者:编辑部
