Ngày 25 tháng 5 năm 2026, tại IEEE ISCAS 2026, bà Hà Đình Ba, Chủ tịch bộ phận kinh doanh chất bán dẫn của Huawei, đưa ra một khái niệm then chốt: Định luật Thao (τ). τ, hằng số thời gian trong lý thuyết mạch điện, quyết định tốc độ chuyển đổi tín hiệu từ trạng thái này sang trạng thái khác. Đây là lần đầu tiên một doanh nghiệp Trung Quốc đề xuất nguyên tắc mới chỉ đạo phát triển ngành trong lĩnh vực chất bán dẫn toàn cầu.
Thực tế hơn, sáu năm qua, dựa trên định luật này, Huawei đã sản xuất hàng loạt 381 loại chip, phủ sóng các kịch bản cốt lõi như trạm gốc không dây, suy luận AI, bộ xử lý mạng. Đây không phải là bản thiết kế, mà là một con đường đã được thông suốt. Dự kiến đến năm 2031, chip cao cấp dựa trên định luật τ có thể đạt đến mức độ quy trình công nghệ tương đương 1.4nm, duy trì khả năng cạnh tranh ngang bằng với đường lối chủ lưu quốc tế về lâu dài.
Ngày nay, chữ cái Hy Lạp này đang âm thầm thay đổi cục diện giá trị của ngành công nghiệp chất bán dẫn, đồng thời cũng đưa EDA từ hậu trường ra tiền tuyến.
Để hiểu rõ τ sẽ mang lại điều gì cho ngành EDA, trước tiên phải nắm được bản chất của định luật τ.
“Thu nhỏ thời gian” vừa ra mắt, định luật τ dựa vào đâu?
Định luật Moore do đồng sáng lập viên của Intel, Gordon Moore, đề xuất vào năm 1965. Định luật này chỉ ra rằng số lượng transistor có thể đặt trên một vi mạch tích hợp sẽ tăng gấp đôi sau mỗi 18 đến 24 tháng, đồng thời hiệu năng được nâng cao và chi phí giảm xuống.
Trong hơn nửa thế kỷ qua, logic này vẫn vận hành hiệu quả, chống đỡ cho PC, Internet, điện thoại thông minh, cho đến trí tuệ nhân tạo ngày nay. Chuỗi công nghiệp cũng hình thành nhịp điệu ăn ý xoay quanh nó – máy quang khắc, vật liệu, thiết kế, các khâu đều cùng nhau thúc đẩy trên con đường thu nhỏ. Tuy nhiên, vào khoảng năm 2000, có vài chục nhà máy bán dẫn có thể theo kịp quy trình tiên tiến nhất, nhưng đến năm 2025, con số này đã giảm mạnh chỉ còn TSMC, Samsung, Intel 3 nhà, và giá một wafer 2nm của TSMC thậm chí còn vượt quá 30.000 USD.
Có thể nói, lợi ích từ định luật Moore đang dần suy giảm. Hiện nay, ngành công nghiệp đã khám phá ra nhiều con đường kỹ thuật, bao gồm “Định luật Hoàng” do CEO của NVIDIA, Jensen Huang đề xuất, “More than Moore” do Lộ trình công nghệ chất bán dẫn quốc tế (ITRS) đề xuất, cũng như công nghệ Chiplet và đóng gói tiên tiến do AMD và TSMC chủ trương. Trong đó, Định luật Hoàng nhấn mạnh hiệu năng suy luận AI của GPU đơn chip tăng gấp đôi mỗi năm, nhưng vẫn phụ thuộc vào vòng lặp quy trình và xếp chồng lõi, về cơ bản tiếp tục tư duy thu nhỏ hình học; More than Moore tăng giá trị thông qua tích hợp chức năng mô phỏng/tần số vô tuyến/cảm biến, nhưng không thể giải quyết trực tiếp vấn đề tường độ trễ logic số; Chiplet tuy dùng “xếp hình” để giảm nhẹ vấn đề hiệu suất sản xuất và chi phí, nhưng lại đưa vào lượng lớn độ trễ kết nối giữa các die, trong một số kịch bản cực kỳ nhạy cảm với độ trễ, ngược lại có thể trở thành điểm nghẽn.
Hầu hết các giải pháp này vẫn sử dụng tư duy “thu nhỏ hình học” hoặc chồng chéo chức năng, khác biệt căn bản với định luật τ.
Cốt lõi của định luật τ là thay thế “thu nhỏ hình học” bằng “thu nhỏ thời gian”, là một hệ thống tối ưu hóa hoàn chỉnh xuyên suốt bốn cấp độ: linh kiện, mạch điện, chip, hệ thống. Nó phù hợp với việc nâng cao hiệu năng cấp hệ thống quy mô lớn, đặc biệt có lợi thế hơn trong các kịch bản AI và tính toán dị thể.
Bà Hà Đình Ba giải thích chi tiết về điều này, ở cấp độ linh kiện, bằng cách tối ưu hóa điện trở transistor, điện trở kết nối và điện dung ký sinh, từ tầng vật lý cơ bản tối đa hóa việc thu nhỏ hằng số thời gian cấp linh kiện τ; ở cấp độ mạch điện, thông qua công nghệ gập logic, phá vỡ ranh giới vật lý của bố cục phẳng truyền thống, rút ngắn đáng kể chiều dài đường đi của đường dẫn then chốt và giảm hiệu quả tải điện trở và điện dung truyền tín hiệu, đạt được mật độ transistor và hiệu năng mạch điện tăng vọt; ở cấp độ chip, thông qua thiết kế hợp tác toàn stack phần mềm-phần cứng-chip dựa trên “phần mềm, kiến trúc, chip”, dựa trên tải công việc thực tế để đạt được kiểm soát chi tiết luồng lệnh và luồng dữ liệu, nâng cao độ song song và hiệu suất cấp hệ thống, giảm mạnh thời gian thực thi đầu cuối; ở cấp độ hệ thống, định nghĩa bus Linh Cù, tái cấu trúc giao thức kết nối hệ thống tính toán, đạt được địa chỉ bộ nhớ thống nhất và ngữ nghĩa bộ nhớ gốc cho các node siêu cấp, giảm đáng kể độ trễ giao tiếp hệ thống.
Tương đối mà nói, định luật τ phù hợp hơn với bản chất cốt lõi của sức mạnh tính toán chip: chức năng cốt lõi của chip là xử lý thông tin, người dùng cuối cũng quan tâm hơn đến biểu hiện độ trễ xử lý thông tin, chứ không phải số lượng transistor và kích thước quy trình. Định luật này cung cấp một tuyến kỹ thuật mới toàn diện cho thiết kế chip, thoát khỏi việc chỉ đơn thuần thu nhỏ quy trình, tức là không sử dụng thiết bị quang khắc đỉnh cao, cũng có triển vọng tạo ra sản phẩm chip đạt tiêu chuẩn về hiệu năng tổng hợp. Do đó, nó không mâu thuẫn với định luật Moore, mà hai bên tương thích với nhau. Có thể hiểu là: định luật Moore là liên tục vẽ các ô lưới nhỏ hơn trên một mặt phẳng, còn định luật τ là gập tờ giấy lại, dùng không gian ba chiều để đổi lấy đường truyền tín hiệu ngắn hơn.
Đáng chú ý là, việc triển khai từng tầng của định luật τ, đều không thể thiếu một vai trò then chốt – EDA. Nó không còn là “công cụ vẽ hình” theo nghĩa truyền thống, mà trở thành trung tâm thần kinh đưa “thu nhỏ thời gian” từ lý thuyết đến sản phẩm chip thực tế.
Bài báo của Huawei cho thấy, về tuyến kỹ thuật, áp dụng cách thức chồng chéo cùng tồn tại của ba tuyến kỹ thuật: đóng gói tiên tiến Chiplet (hạt chip), mạch tích hợp ba chiều (3DIC), gập logic (LogicFolding), đạt được tối ưu hóa tổ hợp lại ở các mức độ khác nhau trên tích hợp dọc. Đến năm 2035 đạt được mức độ tích hợp phần cứng tăng hơn 100 lần, ba thách thức lớn phải đối mặt lần lượt là: chuỗi công cụ EDA bị gián đoạn thế hệ, sai lệch công nghệ giữa các wafer, định luật bảo toàn năng lượng.
Giáo sư ưu tú Andrew B. Kahng, giảng viên kiêm nhiệm kép Khoa học Máy tính và Kỹ thuật, Điện và Kỹ thuật Máy tính tại Đại học California, San Diego, cũng cho biết, sau khi “ngọn gió thuận” mà “định luật Moore” truyền thống mang lại dần suy yếu, những mục tiêu cơ bản này trong EDA và thiết kế vật lý sẽ trở nên quan trọng hơn.
Vì vậy, EDA một lần nữa được đặt vào trung tâm bàn cờ.
Định luật Thao (τ) đặt ra những yêu cầu mới nào cho EDA?
Để tìm hiểu những yêu cầu mới mà định luật τ đặt ra cho công cụ EDA, cũng như những điểm yếu hiện có của công cụ EDA truyền thống, tác giả đã trao đổi thảo luận với những người làm trong ngành.
Thứ nhất, thiếu khả năng thiết kế 3D thực sự gốc và tối ưu hóa hợp tác xuyên lớp, tầm quan trọng của STCO nổi bật.
Trước hết, Đại học Bắc Kinh cho biết, quy trình thiết kế 2D truyền thống, thậm chí quy trình “3D giả” chủ lưu hiện nay – tức là sau khi tổng hợp, mỗi module bị “đóng đinh” một lần vào một die nào đó, sau đó dùng công cụ EDA 2D để thực hiện từng tấm một, không thể đạt được điều phối linh hoạt xuyên lớp ở cấp độ đơn vị.
Công cụ EDA 3D gốc sẽ tích hợp nhiều die thành một không gian thiết kế ba chiều thống nhất, hỗ trợ sắp xếp tự do tiêu chuẩn đơn vị xuyên qua các die, đồng thời có thể đạt được tái cấu trúc logic và tối ưu hóa toàn cục xuyên qua các die, cung cấp hỗ trợ then chốt để công nghệ gập logic từ ý tưởng thiết kế đi vào thực tế vật lý.
Quy trình “3D giả (pseudo-3D)” vs quy trình “3D thực (true-3D)”. Nguồn: Đại học Bắc Kinh
Ngoài ra, khả năng tối ưu hóa hợp tác xuyên lớp cũng còn thiếu sót. Xín Hà Bán Dẫn Thể chia sẻ với Bán Dẫn Thể Công Nghiệp Tung Hoành: Chiplet, 3DIC và LogicFolding là các mức độ thực hiện khác nhau trên cùng một tuyến chính tích hợp dọc.
Chiplet ở cấp độ đóng gói ghép các die dị thể theo cách 2.5D hoặc 3D, thông qua các tiêu chuẩn kết nối như UCIe để chuyển giao tiếp vốn có bên trong SoC đơn tấm ra giữa các die, đổi lấy hiệu suất sản xuất và tính linh hoạt bằng cách mô-đun hóa; 3DIC tiến thêm một bước đưa vào TSV mật độ cao và liên kết lai giữa các die, xếp chồng dọc các chức năng logic, lưu trữ, mô phỏng trong cùng một thể đóng gói, nén khoảng cách kết nối từ cấp độ milimét xuống cấp độ micromet; LogicFolding thì tiến xa hơn nữa – nó không thiết lập kết nối giữa các die, mà là chia tách và bố trí lại “bản thân logic bên trong của một chip đơn” theo chiều dọc ở cấp độ lớp có nguồn, để bề mặt liên kết lai giống như một lớp kim loại bổ sung tham gia trực tiếp vào tối ưu hóa thời gian của đường dẫn then chốt.
Ba cái không phải là quan hệ thay thế, mà là cùng tồn tại chồng chéo trong hệ thống đóng gói tiên tiến. Sự chồng chéo này mang đến một thách thức kỹ thuật thiết kế căn bản: khi một thể đóng gói đồng thời liên quan đến kết nối UCIe giữa các Chiplet, liên kết lai giữa các lớp 3D và gập đường dẫn then chốt LogicFolding trong tấm, ranh giới phân tích tính toàn vẹn tín hiệu, tính toàn vẹn nguồn điện, phân bố nhiệt và ứng suất cơ học đã không thể đóng lại độc lập ở bất kỳ cấp độ đơn lẻ nào.
Việc đề xuất STCO (Tối ưu hóa hợp tác công nghệ hệ thống) chính là để từ góc độ phương pháp luận phá vỡ sự chia cắt này. Nó yêu cầu coi kiến trúc logic, bố cục vật lý, trường vật lý đa chiều, cấu trúc đóng gói thậm chí cả tải công việc như một không gian thiết kế thống nhất, tiến hành tìm kiếm tối ưu hóa liên hợp xuyên ngành, xuyên cấp độ trừu tượng. Mà khả năng này, chính là điểm thiếu sót ở tầng đáy nhất của chuỗi công cụ EDA hiện tại.
Thứ hai, thiếu ghép nối đa trường vật lý.
Đây là một trong những điểm yếu ẩn giấu và then chốt nhất của công cụ EDA truyền thống. Trong thời đại chip đơn, phân tích cấp điện, mô phỏng nhiệt và tính toán ứng suất thuộc về nhiều chuỗi công cụ độc lập, mỗi cái tự mô hình hóa, tự giải, tự ký duyệt. Nhưng trong ngăn xếp ba chiều, mô hình này không còn hoàn toàn phù hợp. Sau khi tích hợp dọc nhiều die, mật độ công suất tăng lên gấp nhiều lần, đường tản nhiệt không đối xứng cao, chênh lệch nhiệt độ giữa các lớp tăng lên. Sự không khớp giãn nở nhiệt do đó gây ra, truyền qua bề mặt tiếp xúc vi lồi và liên kết lai trong cấu trúc chồng chất, vừa làm lệch đặc tính điện học của linh kiện, cũng mang lại nguy cơ tiềm ẩn về độ tin cậy cơ học.
Các nhà cung cấp EDA, cần bổ sung những khả năng nào?
Hiện nay, các công ty EDA trong nước chủ yếu tập trung vào đột phá điểm đơn, khó khăn công phá trong lĩnh vực chuyên môn riêng của mình. Từ mô phỏng analog đến xác minh vật lý, từ nâng cao hiệu suất sản xuất đến thiết kế bố cục, một loạt doanh nghiệp EDA trong nước xuất sắc đã hình thành công cụ điểm có thể sử dụng và có tính cạnh tranh ở nhiều khâu.
Ví dụ, Hoa Đại Cửu Thiên là một trong những doanh nghiệp nghiên cứu và phát triển EDA sớm nhất trong nước. Hoa Đại Cửu Thiên lấy EDA analog làm nền tảng, dần mở rộng sang các lĩnh vực như digital, đóng gói tiên tiến, nỗ lực xây dựng chuỗi công cụ toàn quy trình. Cái Luân Điện Tử đi theo con đường “thâm nhập tầng đáy”, nó không trực tiếp làm toàn quy trình, mà là tập trung khắc phục mô hình hóa linh kiện và mô phỏng mạch điện. Hợp Kiến Công Nhuyễn là doanh nghiệp hàng đầu EDA digital trong nước, đại diện kiểu toàn quy trình/nền tảng. Hành Tâm Khoa Kỹ chọn ra đòn kiếm ở khâu “ký duyệt” khó nhất. Xín Hà Bán Dẫn Thể chủ công “đóng gói tiên tiến”. Quảng Lập Vi tập trung vào nâng cao hiệu suất sản xuất, là doanh nghiệp duy nhất có thể tạo thành vòng khép kín hoàn chỉnh thông qua “thiết bị thu thập dữ liệu + phần mềm phân tích dữ liệu”.
Định luật τ có triển vọng thúc đẩy EDA trong nước nâng cấp từ “công cụ điểm quốc sản hóa” thành phần mềm công nghiệp nền tảng “toàn quy trình, xuyên cấp độ, hợp tác mạnh”. Điều này có nghĩa là chuỗi công cụ EDA không còn chỉ đảm nhận chức năng hỗ trợ như vẽ mạch điện, thiết kế bố cục và xác minh hậu kỳ, mà cần nhúng toàn diện vào toàn chuỗi quy trình then chốt như mô hình hóa linh kiện, xây dựng PDK, mô phỏng mạch điện, trích xuất tham số ký sinh, phân tích thời gian và công suất, xác minh vật lý, đóng gói tiên tiến và tối ưu hóa hợp tác cấp hệ thống.
Ngày 26 tháng 5, Học viện Mạch tích hợp Đại học Bắc Kinh công bố, nguyên mẫu công cụ EDA “3D thực” hướng đến nhu cầu gập logic của định luật Thao đã đạt được đột phá then chốt. Công cụ này hỗ trợ tối ưu hóa hợp tác không gian ba chiều hoàn chỉnh, hỗ trợ phân phối logic tự do xuyên die và tối ưu hóa nhiệt hợp nhất, có thể bao phủ thiết kế cấp độ hàng chục triệu thực thể. So với “3D giả” truyền thống, EDA “3D thực” của Đại học Bắc Kinh đạt được: chiều dài đường dây trung bình giảm khoảng 30%; WNS cải thiện khoảng 6%, TNS cải thiện khoảng 12%; nhiệt độ đỉnh giảm hơn 3%. Hiện tại công cụ đã hoàn thành xác minh thiết kế cấp công nghiệp, sau này sẽ mở rộng đến các kịch bản xếp chồng nhiều die và tích hợp dị thể, bổ sung khâu then chốt thiết kế chip 3D.
Cùng ngày, có nhà đầu tư đặt câu hỏi trên nền tảng tương tác với Hoa Đại Cửu Thiên: Trong bối cảnh hậu thời đại Moore, giới công nghiệp cho rằng tầm quan trọng của EDA đang tiến hóa từ công cụ thiết kế truyền thống sang “nền tảng tối ưu hóa hiệu năng cấp hệ thống”. Xin hỏi công ty nhìn nhận thế nào về giá trị chiến lược của EDA trong tương lai đối với gập logic, tối ưu hóa thời gian và hợp tác đa chip?
Sau đó, Hoa Đại Cửu Thiên phản hồi: Công ty có cái nhìn sâu sắc tiên phong, nhận thấy các chip AI, GPU, lưu trữ hiện nay đang dựa vào công nghệ 3DIC để đột phá điểm nghẽn quy trình tiên tiến và sức mạnh tính toán thời hậu Moore, đã bố trí trước trong lĩnh vực EDA thiết kế 3DIC, xây dựng giải pháp toàn quy trình bao phủ từ thiết kế hợp tác chip ba chiều tích hợp dị thể đến xác minh, lấp đầy khoảng trống công cụ thiết kế 3DIC cao cấp trong nước, là nhà cung cấp EDA toàn quy trình thiết kế và xác minh 3DIC duy nhất trong nước. Công ty đã ra mắt nền tảng xác minh vật lý Argus 3DIC hàng đầu ngành đầu tiên, hỗ trợ toàn diện thiết kế đóng gói tích hợp dị thể 2.5D/3D, có thể đạt được xác minh vật lý toàn liên kết từ thiết kế hợp tác đa dạng 3DIC đến đóng gói.
Đến đây, một con đường từ lý thuyết định luật τ dẫn dắt, đến định nghĩa kiến trúc hệ thống, rồi đến bổ sung vị trí chuỗi công cụ EDA trong nước dần trở nên rõ ràng. Trong vài năm tới, những nhà cung cấp đầu tiên đưa ra giải pháp đã được xác minh công nghiệp khép kín trên các lĩnh vực hội tụ thời gian gập logic, ký duyệt ghép nối đa trường vật lý 3D và hợp tác toàn stack STCO, có triển vọng chiếm vị trí chủ động hơn trong xu hướng “thu nhỏ thời gian”. Đối với EDA trong nước, có lẽ đây cung cấp một cửa sổ cơ hội chuyển từ đuổi theo công cụ điểm sang xây dựng năng lực toàn stack – không còn chỉ thỏa mãn với “có thể dùng”, mà là tiến hóa liên tục hướng tới toàn stack “dùng tốt”.
Bài viết này đến từ tài khoản công chúng WeChat “Bán Dẫn Thể Công Nghiệp Tung Hoành”(ID:ICViews), tác giả: Phong Ninh
