Pada 25 Mei 2026, dalam acara IEEE ISCAS 2026, Presiden Departemen Bisnis Semikonduktor Huawei, He Tingbo, melontarkan konsep kunci: Hukum Tau (τ). τ, konstanta waktu dalam teori rangkaian, menentukan kecepatan sinyal beralih dari satu keadaan ke keadaan lainnya. Ini adalah pertama kalinya perusahaan China mengajukan prinsip baru yang memandu perkembangan industri di bidang semikonduktor global.
Yang lebih nyata lagi, dalam enam tahun terakhir, Huawei telah memproduksi massal 381 chip berdasarkan hukum ini, meliputi stasiun pangkalan nirkabel, inferensi AI, prosesor jaringan, dan skenario inti lainnya. Ini bukanlah cetak biru, melainkan jalan yang telah berhasil ditempuh. Diperkirakan pada tahun 2031, chip high-end berbasis hukum τ dapat mencapai level setara proses 1.4nm, mempertahankan kemampuan bersaing yang setara dengan jalur arus utama internasional dalam jangka panjang.
Sekarang, huruf Yunani ini diam-diam mengubah lanskap nilai industri semikonduktor, dan juga membawa EDA dari belakang layar ke depan panggung.
Untuk memahami apa dampak τ bagi industri EDA, kita harus terlebih dahulu memahami apa sebenarnya Hukum τ itu.
"Pengecilan Waktu" Baru Saja Muncul, Apa Keunggulan Hukum τ?
Hukum Moore diajukan oleh Gordon Moore, salah satu pendiri Intel, pada tahun 1965. Hukum ini menyatakan bahwa jumlah transistor yang dapat ditampung dalam sebuah sirkuit terpadu akan berlipat ganda setiap 18 hingga 24 bulan, sementara kinerja meningkat dan biaya menurun.
Selama lebih dari setengah abad terakhir, logika ini terus bekerja secara efektif, menopang PC, internet, smartphone, hingga kecerdasan buatan hari ini. Rantai industri juga telah membentuk langkah yang selaras di sekitarnya—lithografi, material, desain, semua sektor maju secara kolaboratif di jalan miniaturisasi. Namun, sekitar tahun 2000-an, terdapat puluhan pabrik wafer yang dapat mengikuti proses paling canggih. Sampai tahun 2025, angka ini telah menyusut drastis menjadi hanya 3: TSMC, Samsung, dan Intel, dengan harga satu wafer 2nm TSMC bahkan melebihi $30,000.
Dapat dikatakan bahwa keuntungan dari Hukum Moore secara bertahap berkurang. Saat ini, industri telah mengeksplorasi beberapa jalur teknologi, termasuk "Hukum Huang" yang diajukan oleh CEO Nvidia Jensen Huang, "More than Moore" yang diajukan oleh International Technology Roadmap for Semiconductors (ITRS), serta teknologi Chiplet dan kemasan canggih yang didorong oleh AMD dan TSMC. Di antaranya, Hukum Huang menekankan bahwa kinerja inferensi AI chip GPU tunggal berlipat ganda setiap tahun, namun masih bergantung pada iterasi proses dan penambahan inti, pada dasarnya melanjutkan pemikiran miniaturisasi geometris; More than Moore meningkatkan nilai melalui integrasi fungsi analog/RF/sensor, tetapi tidak dapat langsung menyelesaikan masalah "delay wall" logika digital; Chiplet meskipun menggunakan "penyusunan blok" untuk meredakan yield dan biaya, justru memperkenalkan banyak keterlambatan interkoneksi antar-die, yang mungkin menjadi hambatan dalam skenario yang sangat sensitif terhadap latensi.
Sebagian besar solusi ini masih mengikuti pemikiran "miniaturisasi geometris" atau penambahan fungsi, yang berbeda secara mendasar dengan Hukum τ.
Inti Hukum τ adalah "pengecilan waktu" menggantikan "pengecilan geometris", merupakan sistem optimasi lengkap yang merangkum empat level: perangkat, rangkaian, chip, dan sistem. Hukum ini cocok untuk peningkatan kinerja sistemik skala besar, terutama lebih unggul dalam skenario AI dan komputasi heterogen.
He Tingbo menjelaskan secara rinci, pada level perangkat, dengan mengoptimalkan resistansi transistor dan interkoneksi serta kapasitansi parasit, konstanta waktu τ level perangkat diminimalkan maksimal dari dasar fisik; pada level rangkaian, melalui teknologi lipatan logika (Logic Folding) yang melampaui batas fisik tata letak planar tradisional, panjang jalur kritis dipersingkat secara signifikan dan beban resistansi serta kapasitansi propagasi sinyal efektif diturunkan, mencapai peningkatan besar dalam kepadatan transistor dan kinerja rangkaian; pada level chip, melalui desain kooperatif perangkat lunak-perangkat keras-chip penuh tumpukan (full-stack soft-hardware-chip co-design) berdasarkan beban kerja aktual, aliran instruksi dan aliran data dikontrol secara granular halus, meningkatkan paralelisme dan efisiensi level sistem, mengurangi waktu eksekusi ujung ke ujung secara signifikan; pada level sistem, mendefinisikan bus Lingqu (LQ-Bus), merekonstruksi protokol interkoneksi sistem komputasi, mencapai pengalamatan memori terpadu dan semantik memori asli untuk node super, dan secara signifikan mengurangi latensi komunikasi sistem.
Sebagai perbandingan, Hukum τ lebih sesuai dengan esensi inti daya komputasi chip: fungsi inti chip adalah pemrosesan informasi, dan pengguna akhir juga lebih memperhatikan performa latensi pemrosesan informasi, daripada jumlah transistor dan ukuran proses. Hukum ini memberikan rute teknologi baru untuk desain chip yang terlepas dari miniaturisasi proses semata, artinya tanpa menggunakan peralatan lithografi top-end, masih ada harapan untuk menciptakan produk chip dengan kinerja komprehensif yang memadai. Oleh karena itu, Hukum τ tidak bertentangan dengan Hukum Moore; keduanya saling kompatibel. Dapat dipahami sebagai: Hukum Moore terus menggambar kotak yang lebih halus di satu bidang datar, sedangkan Hukum τ melipat kertas tersebut, menggunakan ruang tiga dimensi untuk mendapatkan jalur sinyal yang lebih pendek.
Perlu dicatat bahwa setiap lapisan implementasi Hukum τ tidak dapat dipisahkan dari peran kunci — EDA. EDA tidak lagi sekadar "alat menggambar" dalam arti tradisional, tetapi menjadi sistem saraf pusat yang membawa "pengecilan waktu" dari teori ke realitas chip.
Makalah Huawei menunjukkan bahwa dalam hal rute teknologi, menggunakan tiga rute yang tumpang tindih dan berdampingan: kemasan canggih Chiplet, sirkuit terpadu tiga dimensi (3DIC), dan Lipatan Logika (Logic Folding), untuk mencapai optimasi rekombinasi pada tingkat granular yang berbeda dalam integrasi vertikal. Sampai tahun 2035, mencapai peningkatan tingkat integrasi perangkat keras lebih dari 100 kali lipat, menghadapi tiga tantangan utama: diskontinuitas rantai alat EDA, variasi proses antar-wafer, dan hukum kekekalan energi.
Profesor Terkemuka dengan penugasan ganda di Ilmu Komputer & Teknik dan Teknik Elektro & Komputer Universitas California, San Diego, Andrew B. Kahng, juga menyatakan bahwa setelah "angin searah" yang dibawa oleh "Hukum Moore" tradisional semakin melemah, tujuan-tujuan mendasar dalam EDA dan desain fisik ini akan menjadi semakin penting.
Oleh karena itu, EDA ditempatkan kembali di tengah meja permainan.
Apa Persyaratan Baru yang Diajukan Hukum Tau (τ) terhadap EDA?
Mengenai persyaratan baru yang diajukan Hukum τ terhadap alat EDA, serta kekurangan alat EDA tradisional saat ini, penulis berdiskusi dengan praktisi di industri.
Poin pertama, kemampuan desain 3D asli sejati dan optimasi kolaboratif antarlapisan kurang, pentingnya STCO menonjol.
Pertama, Universitas Peking menyatakan bahwa alur desain 2D tradisional, bahkan alur "pseudo-3D" arus utama saat ini—yaitu setiap modul setelah sintesis "dipaku" sekaligus ke satu die tertentu, lalu diimplementasikan per die menggunakan alat EDA 2D—tidak dapat mencapai alokasi fleksibel unit antar-lapisan.
Alat EDA 3D asli mengintegrasikan beberapa die menjadi satu ruang desain tiga dimensi yang terpadu, mendukung penempatan sel standar secara bebas antar-die, sekaligus dapat mencapai rekonstruksi logika dan optimasi global antar-die, memberikan dukungan kunci bagi teknologi Lipatan Logika untuk diterapkan dari konsep desain ke implementasi fisik.
Alur "pseudo-3D" vs alur "true-3D". Sumber: Universitas Peking
Selain itu, kemampuan optimasi kolaboratif antarlapisan juga kurang. Xpeedic menyatakan kepada Semiconductor Industry Insights: Chiplet, 3DIC, dan LogicFolding adalah implementasi dengan granularitas berbeda pada garis utama integrasi vertikal yang sama.
Chiplet pada level kemasan menggabungkan die heterogen dengan cara 2.5D atau 3D, memindahkan komunikasi yang awalnya berada di dalam SoC monolitik ke antar-die melalui standar interkoneksi seperti UCIe, untuk mendapatkan yield dan fleksibilitas melalui modularisasi; 3DIC lebih lanjut memperkenalkan TSV kepadatan tinggi dan bonding hybrid antar-die, menumpuk fungsi logika, memori, analog secara vertikal dalam satu paket kemasan, menekan jarak interkoneksi dari level milimeter ke mikrometer; LogicFolding melangkah lebih jauh—ini bukan membangun interkoneksi antar-die, melainkan membagi "logika internal chip tunggal itu sendiri" secara vertikal pada dimensi lapisan aktif dan mendistribusikannya kembali, membuat antarmuka bonding hybrid berpartisipasi langsung dalam optimasi waktu jalur kritis seperti lapisan logam tambahan.
Ketiganya bukan hubungan pengganti, melainkan tumpang tindih dan berdampingan dalam sistem kemasan canggih. Tumpang tindih ini membawa satu tantangan rekayasa desain mendasar: ketika satu paket melibatkan interkoneksi UCIe antar-Chiplet, bonding hybrid antar-lapisan 3D, dan lipatan jalur kritis LogicFolding dalam die secara bersamaan, batas analisis integritas sinyal, integritas daya, distribusi panas, dan tegangan mekanik tidak dapat ditutup secara terpisah pada level tunggal mana pun.
STCO (System Technology Co-Optimization) diajukan tepat untuk menghilangkan fragmentasi ini dari tingkat metodologi. STCO menuntut ruang desain logika arsitektur, tata letak fisik, multi-fisika, struktur kemasan, bahkan beban kerja untuk dianggap sebagai satu ruang desain terpadu, untuk melakukan pencarian optimasi bersama lintas disiplin dan tingkat abstrak. Dan kemampuan ini adalah yang paling kurang mendasar dalam rantai alat EDA saat ini.
Poin kedua, kurangnya kopling multi-fisika.
Ini adalah salah satu kelemahan tersembunyi namun kritis dari alat EDA tradisional. Di era chip tunggal, analisis catu daya, simulasi termal, dan perhitungan tegangan milik beberapa rantai alat independen, masing-masing membuat model, menyelesaikan, dan menandatangani secara terpisah. Namun dalam penumpukan tiga dimensi, pola ini tidak lagi sepenuhnya berlaku. Setelah beberapa die terintegrasi secara vertikal, kepadatan daya meningkat berkali-kali lipat, jalur pembuangan panas menjadi sangat asimetris, dan perbedaan suhu antar-lapisan meningkat. Ketidakcocokan ekspansi termal yang diakibatkannya disalurkan melalui antarmuka micro-bump dan bonding hybrid dalam struktur bertumpuk, yang tidak hanya menyimpangkan karakteristik elektrik perangkat, tetapi juga membawa risiko keandalan mekanis.
Apa Kemampuan yang Perlu Dilengkapi oleh Vendor EDA?
Saat ini, perusahaan EDA domestik (China) banyak fokus pada terobosan titik-tunggal, mengatasi kesulitan di bidang khusus mereka masing-masing. Dari simulasi analog hingga verifikasi fisik, dari peningkatan yield hingga desain tata letak, sejumlah perusahaan EDA domestik yang sangat baik telah membentuk alat titik yang dapat digunakan dan kompetitif di banyak bagian.
Misalnya, Empyrean Technology adalah salah satu perusahaan pertama yang bergerak dalam R&D EDA di dalam negeri. Empyrean Technology berakar pada EDA analog, secara bertahap berkembang ke digital, kemasan canggih, dan bidang lainnya, berkomitmen untuk membangun rantai alat alur lengkap. Primarius Technologies mengambil jalur "penetrasi dasar", tidak langsung membuat alur lengkap, tetapi fokus pada pemodelan perangkat dan simulasi rangkaian. UniVista adalah perusahaan terdepan EDA digital domestik, mewakili tipe alur lengkap/platform. X-epic memilih untuk menunjukkan kemampuan di bagian "sign-off" yang paling sulit. Xpeedic fokus menyerang "kemasan canggih". Semitronix lebih menekankan pada peningkatan yield, adalah satu-satunya perusahaan yang dapat membentuk lingkaran tertutup lengkap melalui "pengumpulan data peralatan + analisis data perangkat lunak".
Hukum τ diharapkan dapat mendorong EDA domestik untuk meningkatkan dari "lokalisasi alat titik" menjadi landasan perangkat lunak industri yang "alur lengkap, lintas level, kolaborasi kuat". Ini berarti rantai alat EDA tidak lagi hanya menjalankan fungsi bantu seperti penggambaran rangkaian, desain tata letak, dan verifikasi backend, tetapi perlu sepenuhnya tertanam dalam alur kunci lengkap seperti pemodelan perangkat, pembangunan PDK, simulasi rangkaian, ekstraksi parameter parasit, analisis waktu dan daya, verifikasi fisik, kemasan canggih, dan optimasi kolaboratif level sistem.
Pada 26 Mei, Sekolah Teknik Sirkuit Terpadu Universitas Peking mengumumkan bahwa prototipe alat EDA "true-3D" yang dikembangkan untuk kebutuhan Lipatan Logika Hukum Tau telah mencapai terobosan kunci. Alat ini mendukung optimasi kolaboratif ruang tiga dimensi lengkap, mendukung alokasi logika bebas antar-die dan optimasi termal bersama, dapat mencakup desain dengan jutaan instans. Dibandingkan dengan "pseudo-3D" tradisional, alat EDA "true-3D" Universitas Peking mencapai: rata-rata pengurangan panjang kawat sekitar 30%; peningkatan WNS sekitar 6%, peningkatan TNS sekitar 12%; penurunan suhu puncak lebih dari 3%. Saat ini alat telah menyelesaikan verifikasi desain tingkat industri, selanjutnya akan diperluas ke skenario penumpukan multi-die dan integrasi heterogen, melengkapi bagian kunci desain chip 3D.
Pada hari yang sama, seorang investor bertanya di platform interaksi kepada Empyrean Technology: Di latar belakang era pasca-Moore, industri berpendapat bahwa pentingnya EDA sedang berkembang dari alat desain tradisional menjadi "platform optimasi kinerja level sistem". Bagaimana pandangan perusahaan tentang nilai strategis EDA di masa depan dalam lipatan logika, optimasi waktu, dan kolaborasi multi-chip?
Empyrean Technology kemudian menanggapi: Perusahaan secara visioner mengamati bahwa chip AI, GPU, memori, dll. saat ini sedang menggunakan teknologi 3DIC untuk mengatasi hambatan proses canggih dan daya komputasi era pasca-Moore, telah melakukan persiapan di bidang EDA desain 3DIC lebih awal, membangun solusi alur lengkap yang mencakup dari desain kolaboratif chip tiga dimensi integrasi heterogen hingga verifikasi, mengisi kekosongan alat desain 3DIC high-end dalam negeri, merupakan penyedia EDA alur lengkap desain-verifikasi 3DIC tunggal di dalam negeri. Perusahaan meluncurkan platform verifikasi fisik 3DIC Argus terdepan industri pertama, secara komprehensif mendukung desain kemasan integrasi heterogen 2.5D/3D, dapat mencapai verifikasi fisik lintas penuh dari desain kolaboratif 3DIC yang beragam hingga kemasan.
Dengan ini, sebuah jalur dari tarikan teori Hukum τ, definisi arsitektur sistem, hingga pelengkapan rantai alat EDA domestik semakin jelas. Dalam beberapa tahun ke depan, vendor yang pertama kali meluncurkan solusi dengan lingkaran tertutup terverifikasi industri dalam konvergensi waktu Lipatan Logika, sign-off kopling multi-fisika 3D, dan kolaborasi penuh tumpukan STCO, diharapkan dapat menempati posisi yang lebih aktif dalam tren "pengecilan waktu". Bagi EDA domestik, ini mungkin memberikan periode jendela untuk beralih dari mengejar alat titik ke membangun kemampuan penuh tumpukan—tidak lagi hanya puas dengan "dapat digunakan", tetapi terus berevolusi menuju "bagus digunakan" secara penuh tumpukan.
Artikel ini dari akun WeChat publik "Semiconductor Industry Insights" (ID: ICViews), penulis: Feng Ning
