El 25 de mayo de 2026, en el IEEE ISCAS 2026, He Tingbo, presidenta del departamento de negocios de semiconductores de Huawei, presentó un concepto clave: La Ley de Tao (τ). τ, la constante de tiempo en la teoría de circuitos, determina la velocidad a la que una señal cambia de un estado a otro. Esta es la primera vez que una empresa china propone un nuevo principio para guiar el desarrollo de la industria a nivel global en el campo de los semiconductores.
Lo más concreto es que, en los últimos seis años, Huawei ya ha producido en masa 381 tipos de chips basados en esta ley, cubriendo escenarios clave como estaciones base inalámbricas, inferencia de IA y procesadores de red. Esto no es un plan futuro, sino un camino que ya ha sido recorrido. Se estima que para 2031, los chips de alta gama basados en la ley τ puedan alcanzar un nivel de proceso equivalente a 1.4 nm, manteniendo la capacidad de competir a largo plazo con las principales rutas internacionales.
Hoy, esta letra griega está cambiando silenciosamente el panorama de valor de la industria de los semiconductores, y también está llevando al EDA desde el anonimato hasta el centro de atención.
Para entender qué cambios traerá τ a la industria del EDA, primero hay que entender qué es realmente la ley τ.
"La miniaturización del tiempo" acaba de hacer su debut, ¿cuál es la base de la ley τ?
La Ley de Moore fue propuesta por Gordon Moore, cofundador de Intel, en 1965. Esta ley establece que el número de transistores que se pueden colocar en un circuito integrado se duplica aproximadamente cada 18 a 24 meses, mientras que el rendimiento mejora y los costos disminuyen.
Durante más de medio siglo, esta lógica ha funcionado efectivamente, sosteniendo las computadoras personales, internet, los teléfonos inteligentes y hasta la inteligencia artificial actual. La cadena industrial también ha formado un ritmo tácito a su alrededor: las máquinas de fotolitografía, los materiales, el diseño, todos los sectores avanzan de forma coordinada en el camino de la miniaturización. Sin embargo, alrededor del año 2000, había decenas de fábricas de obleas que podían seguir los procesos más avanzados, pero para 2025, esta cifra se había reducido drásticamente a solo tres: TSMC, Samsung e Intel, y el precio de una oblea de 2nm de TSMC incluso superaba los 30,000 dólares.
Podría decirse que los beneficios de la Ley de Moore se están desvaneciendo gradualmente. Actualmente, la industria ha explorado múltiples rutas tecnológicas, incluyendo la "Ley de Huang" propuesta por Jensen Huang, CEO de NVIDIA; la "Más allá de Moore" propuesta por el International Technology Roadmap for Semiconductors (ITRS); y la tecnología Chiplet y empaquetado avanzado promovida principalmente por AMD y TSMC. Entre ellas, la Ley de Huang enfatiza que el rendimiento de inferencia de IA de un solo chip GPU se duplica cada año, pero aún depende de iteraciones de proceso y la multiplicación de núcleos, básicamente continuando con la lógica de miniaturización geométrica; "Más allá de Moore" agrega valor mediante la integración de funciones analógicas/RF/sensores, pero no puede resolver directamente el problema del muro de latencia de la lógica digital; Chiplet, aunque alivia el rendimiento y los costos mediante el "ensamblaje de bloques", introduce una gran cantidad de latencia de interconexión entre los chips, lo que en algunos escenarios altamente sensibles a la latencia puede convertirse en un cuello de botella.
La mayoría de estas soluciones todavía siguen la lógica de "miniaturización geométrica" o la superposición de funciones, lo que difiere esencialmente de la ley τ.
El núcleo de la ley τ es reemplazar la "miniaturización geométrica" por la "miniaturización del tiempo", es un sistema de optimización completo que abarca cuatro niveles: dispositivo, circuito, chip y sistema. Es adecuado para mejoras de rendimiento a gran escala a nivel de sistema, y tiene ventajas especialmente en escenarios de IA y computación heterogénea.
He Tingbo lo explicó en detalle: A nivel de dispositivo, optimizando la resistencia del transistor y la interconexión, y las capacidades parasitarias, para reducir al máximo la constante de tiempo τ a nivel de dispositivo desde la base física; a nivel de circuito, mediante la tecnología de plegado lógico, se rompen los límites físicos del diseño plano tradicional, se acorta significativamente la longitud de las rutas críticas y se reduce efectivamente la carga de resistencia y capacidad de propagación de la señal, logrando una mejora sustancial en la densidad de transistores y el rendimiento del circuito; a nivel de chip, mediante el diseño conjunto de pila completa "software, arquitectura, chip", basado en la carga de trabajo real para lograr un control granular de los flujos de instrucciones y datos, aumentando el paralelismo y la eficiencia a nivel de sistema, reduciendo drásticamente el tiempo de ejecución de extremo a extremo; a nivel de sistema, definiendo el bus Lingqu, reconstruyendo el protocolo de interconexión del sistema de cómputo, logrando direccionamiento de memoria unificado y semántica de memoria nativa en supernodos, reduciendo drásticamente la latencia de comunicación del sistema.
En comparación, la ley τ se ajusta más al núcleo esencial del poder de cómputo del chip: la función principal del chip es el procesamiento de información, y los usuarios finales también se preocupan más por el rendimiento de la latencia en el procesamiento de información, en lugar de la cantidad de transistores y el tamaño del proceso. Esta ley proporciona una nueva ruta tecnológica para el diseño de chips que se desvía de la simple miniaturización del proceso, es decir, sin utilizar equipos de fotolitografía de primera clase, también es posible crear productos de chips con un rendimiento integral satisfactorio. Por lo tanto, no se contradice con la Ley de Moore, sino que ambas son compatibles. Podría entenderse como: la Ley de Moore consiste en dibujar cuadrículas cada vez más finas en un plano, mientras que la ley τ consiste en plegar el papel, utilizando espacio tridimensional para obtener rutas de señal más cortas.
Vale la pena señalar que cada nivel de implementación de la ley τ depende de un papel clave: el EDA. Ya no es una "herramienta de dibujo" en el sentido tradicional, sino que se convierte en el sistema nervioso central que lleva la "miniaturización del tiempo" de la teoría al chip físico.
Según los documentos de Huawei, en términos de ruta tecnológica, se adoptan tres rutas superpuestas: empaquetado avanzado Chiplet, circuitos integrados tridimensionales (3DIC) y plegado lógico (LogicFolding), logrando una optimización de recombinación en diferentes niveles de granularidad en la integración vertical. Para 2035, se espera lograr una mejora en la integración de hardware de más de 100 veces, enfrentando tres grandes desafíos: la discontinuidad en la cadena de herramientas EDA, la variación en los procesos entre obleas y la ley de conservación de la energía.
Andrew B. Kahng, profesor distinguido de Ciencias de la Computación e Ingeniería, e Ingeniería Eléctrica e Informática en la Universidad de California, San Diego, también señaló que después de que el "viento a favor" traído por la tradicional "Ley de Moore" se debilite gradualmente, estos objetivos fundamentales en el EDA y el diseño físico se volverán aún más importantes.
Por lo tanto, el EDA se ha colocado nuevamente en el centro de la mesa de juego.
¿Qué nuevos requisitos plantea la Ley de Tao (τ) para el EDA?
Con respecto a los nuevos requisitos que la ley τ plantea para las herramientas EDA, así como las deficiencias existentes en las herramientas EDA tradicionales, he discutido e intercambiado opiniones con profesionales de la industria.
Primero, falta la capacidad nativa de diseño 3D real y optimización cooperativa entre capas, destacando la importancia de STCO.
En primer lugar, según la Universidad de Pekín, los flujos de diseño 2D tradicionales, e incluso los flujos "seudo-3D" predominantes actualmente, donde cada módulo se "fija" de una vez en un chip específico después de la síntesis, y luego se implementa utilizando herramientas EDA 2D chip por chip, no permiten una asignación flexible a nivel de celda entre capas.
Las herramientas EDA 3D nativas integran múltiples chips en un espacio de diseño tridimensional unificado, permitiendo la disposición libre de celdas estándar entre chips, al tiempo que posibilitan la reconstrucción lógica entre chips y la optimización global, proporcionando un soporte clave para implementar físicamente la tecnología de plegado lógico desde el concepto de diseño.
Flujo "Seudo-3D (pseudo-3D)" vs. Flujo "Verdadero 3D (true-3D)". Fuente: Universidad de Pekín
Además, también existe una deficiencia en la capacidad de optimización cooperativa entre capas. Xpeedic manifestó a Semiconductor Industry Insights: Chiplet, 3DIC y LogicFolding son implementaciones de diferente granularidad en una misma línea principal de integración vertical.
Chiplet combina chips heterogéneos en el nivel de empaquetado de manera 2.5D o 3D, trasladando la comunicación que originalmente ocurría dentro de un SoC monolítico a la comunicación entre chips a través de estándares de interconexión como UCIe, intercambiando modularidad por rendimiento y flexibilidad; 3DIC introduce aún más TSV de alta densidad y unión híbrida entre chips, apilando verticalmente funciones lógicas, de memoria y analógicas en el mismo encapsulado, comprimiendo la distancia de interconexión de milimétrica a micrométrica; LogicFolding va un paso más allá: no establece interconexiones entre chips, sino que divide y redistribuye verticalmente "la lógica interna de un solo chip" a nivel de capa activa, permitiendo que la interfaz de unión híbrida participe directamente en la optimización del tiempo de las rutas críticas como si fuera una capa metálica adicional.
Los tres no son relaciones de reemplazo, sino que coexisten superpuestos en sistemas de empaquetado avanzado. Esta superposición plantea un desafío fundamental de ingeniería de diseño: cuando un encapsulado involucra simultáneamente interconexiones UCIe entre Chiplets, unión híbrida entre capas 3D y plegado de rutas críticas con LogicFolding dentro del chip, los límites de análisis de integridad de señal, integridad de potencia, distribución térmica y esfuerzos mecánicos ya no pueden cerrarse por separado en ningún nivel único.
La propuesta de STCO (Optimización Cooperativa de Tecnología de Sistemas) tiene como objetivo romper esta fragmentación desde el nivel metodológico. Requiere tratar la arquitectura lógica, el diseño físico, los campos multifísicos, la estructura del empaquetado e incluso la carga de trabajo como un espacio de diseño unificado, realizando una búsqueda de optimización conjunta a través de disciplinas y niveles de abstracción. Y esta capacidad es precisamente la deficiencia más fundamental en la cadena actual de herramientas EDA.
Segundo, falta el acoplamiento de campos multifísicos.
Esta es una de las debilidades más ocultas y críticas de las herramientas EDA tradicionales. En la era del chip único, el análisis de suministro de energía, la simulación térmica y el cálculo de esfuerzos pertenecían a cadenas de herramientas independientes, cada una con su propio modelado, resolución y verificación. Pero en el apilamiento tridimensional, este modelo ya no es completamente aplicable. Después de la integración vertical de múltiples chips, la densidad de potencia se multiplica, las rutas de disipación de calor son altamente asimétricas y las diferencias de temperatura entre capas aumentan. El desajuste por expansión térmica resultante se transmite a través de las interfaces de microprotuberancias y unión híbrida en la estructura apilada, desviando las características eléctricas de los dispositivos y planteando riesgos de fiabilidad mecánica.
¿Qué capacidades necesitan desarrollar los proveedores de EDA?
En la actualidad, las empresas nacionales de EDA se centran principalmente en avances puntuales, abordando problemas difíciles en sus respectivas áreas de especialización. Desde la simulación analógica hasta la verificación física, desde la mejora del rendimiento hasta el diseño de layout, un grupo de excelentes empresas nacionales de EDA ya han formado herramientas puntuales utilizables y competitivas en numerosos aspectos.
Por ejemplo, Empyrean Technology es una de las primeras empresas en China en dedicarse a la I+D de EDA. Empyrean ha ampliado gradualmente desde su base en EDA analógico hacia áreas como el EDA digital y el empaquetado avanzado, con el objetivo de construir una cadena completa de herramientas. Primarius Technologies sigue una ruta de "penetración de bajo nivel", no desarrollando un flujo completo directamente, sino enfocándose intensamente en el modelado de dispositivos y la simulación de circuitos. UniVista Software es una empresa líder nacional en EDA digital, representante del flujo completo/tipo plataforma. X-Epic elige destacar en el difícil aspecto de la "verificación final". Xpeedic se especializa en "empaquetado avanzado". Greateyes se centra en la mejora del rendimiento, siendo la única empresa capaz de formar un ciclo cerrado completo mediante la "recopilación de datos del equipo + análisis de datos con software".
La ley τ tiene el potencial de impulsar al EDA nacional para evolucionar desde la "localización de herramientas puntuales" hacia una base de software industrial con características de "flujo completo, entre niveles, y fuerte cooperación". Esto significa que la cadena de herramientas EDA ya no solo desempeñará funciones auxiliares como el dibujo de circuitos, el diseño de layout y la verificación posterior, sino que necesitará integrarse completamente en los procesos clave de toda la cadena, como el modelado de dispositivos, la construcción de PDK, la simulación de circuitos, la extracción de parámetros parásitos, el análisis de tiempo y potencia, la verificación física, el empaquetado avanzado y la optimización cooperativa a nivel de sistema.
El 26 de mayo, la Escuela de Circuitos Integrados de la Universidad de Pekín anunció un avance clave en el prototipo de herramienta EDA "verdadero 3D" desarrollado para los requisitos de plegado lógico de la ley τ. Esta herramienta permite la optimización cooperativa en un espacio tridimensional completo, la asignación lógica libre entre chips y la optimización térmica conjunta, y puede cubrir diseños de decenas de millones de instancias. En comparación con el "seudo-3D" tradicional, el EDA "verdadero 3D" de la Universidad de Pekín logra: una reducción promedio en la longitud de las líneas de aproximadamente el 30%; una mejora en WNS de aproximadamente el 6%, una mejora en TNS de aproximadamente el 12%; una reducción en la temperatura máxima de más del 3%. Actualmente, la herramienta ha completado la verificación de diseño a nivel industrial, y en el futuro se ampliará a escenarios de apilamiento multi-chip e integración heterogénea, completando el eslabón clave del diseño de chips 3D.
El mismo día, un inversor planteó en una plataforma de interacción una pregunta a Empyrean Technology: En el contexto de la era post-Moore, la industria considera que la importancia del EDA está evolucionando de una herramienta de diseño tradicional hacia una "plataforma de optimización del rendimiento a nivel de sistema". ¿Cómo ve la empresa el valor estratégico futuro del EDA en el plegado lógico, la optimización del tiempo y la cooperación entre múltiples chips?
Posteriormente, Empyrean respondió: La empresa ha identificado prospectivamente que los chips actuales de IA, GPU y memoria están aprovechando la tecnología 3DIC para superar los cuellos de botella de los procesos avanzados y el poder de cómputo en la era post-Moore, y ha planificado con anticipación en el campo del EDA para diseño 3DIC, construyendo una solución de flujo completo que cubre desde el diseño cooperativo de chips tridimensionales de integración heterogénea hasta la verificación, llenando el vacío de herramientas de diseño 3DIC de alta gama en China, siendo el único proveedor nacional de EDA de flujo completo para diseño y verificación 3DIC. La empresa ha lanzado su primera plataforma líder en la industria para verificación física 3DIC, Argus 3DIC, que soporta completamente el diseño de empaquetado de integración heterogénea 2.5D/3D, logrando la verificación física de extremo a extremo desde el diseño cooperativo diversificado en 3DIC hasta el empaquetado.
Así, se perfila gradualmente una ruta que va desde la guía teórica de la ley τ, pasando por la definición de la arquitectura del sistema, hasta el fortalecimiento de la cadena nacional de herramientas EDA. En los próximos años, las empresas que primero presenten soluciones validadas en un ciclo industrial cerrado en áreas como la convergencia del tiempo en el plegado lógico, la verificación multifísica en 3D acoplada y la cooperación de pila completa con STCO, podrán ocupar una posición más activa en la tendencia de la "miniaturización del tiempo". Para el EDA nacional, esto quizás ofrece una ventana de oportunidad para pasar de un enfoque de seguimiento con herramientas puntuales a la construcción de capacidades de pila completa, ya no solo satisfaciéndose con ser "utilizable", sino evolucionando continuamente hacia un "bueno en todos los aspectos".
Este artículo proviene del WeChat Official Account "Semiconductor Industry Insights" (ID: ICViews), autor: Feng Ning
