τ Scaling: Công cụ tăng trưởng mới được Huawei thiết kế cho thời kỳ hậu Moore
Suốt 60 năm qua, ngành bán dẫn phát triển nhờ thu nhỏ kích thước transistor (Định luật Moore). Tuy nhiên, con đường này đã chạm ngưỡng giới hạn với lợi ích giảm mạnh dưới quy trình 7nm, chi phí cực cao và giá thành mỗi transistor không giảm.
Sau 6 năm nghiên cứu với 381 chip sản xuất hàng loạt, Huawei đề xuất hướng đi mới: **τ Scaling (Thu nhỏ thời gian)**. Thay vì tập trung vào kích thước, lý thuyết này lấy "thời gian" làm chỉ số tối ưu trọng tâm, nén đặc trưng thời gian τ toàn hệ thống từ tốc độ chuyển mạch transistor (picogiây) đến thời gian hoàn thành tác vụ (giây), trải dài 12 bậc độ lớn.
**τ Scaling là gì?** τ đại diện cho độ trễ/hằng số thời gian ở 4 lớp: transistor, mạch, chip và hệ thống. Mục tiêu là tối ưu hóa đồng bộ cả chế tạo, mạch, kiến trúc và hệ thống bằng cùng một chỉ số.
**Ứng dụng trên điện thoại: LogicFolding (Gập logic).** Bằng cách xếp chồng chip theo chiều dọc và liên kết hỗn hợp siêu chính xác, mật độ transistor tăng 55%, hiệu suất năng lượng tăng 41%, tần số SRAM tăng trên 40%. Mục tiêu tần số chip Kirin là 3.1GHz vào 2026 và 4GHz vào 2029.
**Ứng dụng trong trung tâm dữ liệu AI: Nén độ trễ toàn tuyến.** Trọng tâm là giảm thời gian truyền thông, chiếm phần lớn năng lượng và chi phí.
1. **Unified Bus (Bus thống nhất):** Giảm độ trễ truy cập từ xa xuống ~100 nanogiây, nhanh hơn 500 lần.
2. **Kết nối quang Hi-ONE:** Đạt 8Tb/s/mô-đun, mở rộng khoảng cách kết nối lên 100m.
3. **3D Folding:** Giải quyết vấn đề tắc nghẽn giao diện của đóng gói 2.5D bằng cách tích hợp bộ nhớ, nguồn và cổng quang theo chiều dọc. Dự đoán mức độ tích hợp phần cứng AI tăng hơn 100 lần vào 2035.
**Tái hợp nhất Logic và Bộ nhớ:** Trong kỷ nguyên AI, việc di chuyển dữ liệu quan trọng hơn tính toán, đòi hỏi tích hợp chặt chẽ bộ nhớ và logic theo chiều dọc 3D, dịch chuyển thế mạnh trong chuỗi cung ứng.
**Thách thức còn lại:** Cần công cụ EDA phù hợp cho thiết kế 3D, tối ưu hóa sai lệch quy trình và tổn hao kết nối dọc, cũng như các tiêu chuẩn đo lường hiệu suất năng lượng mới.
**Kết luận:** Thời đại thu nhỏ kích thước theo Định luật Moore kết thúc, mở ra kỷ nguyên thu nhỏ thời gian. Bằng cách tập trung vào xếp chồng 3D, tối ưu kiến trúc hệ thống và kết nối, hiệu suất và hiệu quả năng lượng vẫn có thể được cải thiện bền vững mà không cần chỉ phụ thuộc vào máy quang khắc tân tiến nhất. Đây sẽ là hướng đi cốt lõi của ngành bán dẫn trong thập kỷ tới.
marsbit05/25 05:36
