Tác giả: Triều Hướng Nghiên Cứu
Trong lĩnh vực kỹ thuật đảo ngược bán dẫn, TechInsights thống trị hàng thập kỷ. Cuối tuần trước, Dylan Patel của SemiAnalysis chính thức công bố báo cáo tháo rời công khai đầu tiên từ phòng thí nghiệm STEEL (Teardown Engineering & Evaluation Lab) của hãng, đối tượng trực tiếp là một trong những chip được quan tâm nhất toàn cầu, chip Kirin 9030 Pro trên Huawei Mate 80 Pro, sử dụng quy trình tiên tiến nhất N+3 của SMIC.
Thời điểm đáng suy ngẫm. TechInsights đang được bán cho các quỹ cổ phần tư nhân, trong khi doanh thu của SemiAnalysis đã vượt qua gã khổng lồ lâu đời này. Dylan chọn thời điểm này để thể hiện năng lực, bằng một báo cáo tháo rời có hàm lượng kỹ thuật rất cao, kết hợp với ảnh chụp thực tế chip từ phòng thí nghiệm ở Oregon.
Tiêu đề báo cáo chính là một quả bom:Khoảng cách kim loại tối thiểu (M0 pitch) của SMIC N+3 chỉ là 32,5nm, nhỏ hơn cả mức 36nm của quy trình 18A mà Intel sử dụng cho bộ xử lý Panther Lake mới nhất.
SMIC, trong điều kiện không có máy quang khắc EUV, đã làm được đường kim loại nhỏ hơn cả Intel?
Thông tin này nếu chỉ nhìn tiêu đề, đủ để làm cả ngành bán dẫn dậy sóng, nhưng ngay ở đoạn thứ hai của báo cáo, SemiAnalysis tự hắt gáo nước lạnh, đây là một chỉ số "cherry picked metric", một chỉ số được chọn lọc một cách cố ý.
Bài viết này sẽ giải thích báo cáo tháo rời này cho bạn,
Mật Độ Bằng Nhau, Cái Giá Đắt Giá
Về mật độ transistor, quy trình N+3 của SMIC quả thực đuổi kịp quy trình N6 của TSMC.
Phòng thí nghiệm STEEL thông qua phân tích mặt cắt TEM (kính hiển vi điện tử truyền qua), đo được mật độ Bohr của N+3 là 113,4 MTr/mm2, cao hơn một chút so với 107,7 MTr/mm2 của TSMC N6. Chiều cao ô đơn giảm từ 252nm ở N+2 xuống 228nm, khoảng cách tiếp xúc cổng (CGP) giảm từ 63nm xuống 57nm. Những con số này đặt cùng nhau có nghĩa là SMIC trong điều kiện không có EUV, thông qua quang khắc DUV thuần túy, đã đưa mật độ logic lên mức tương đương 7nm thành thục của TSMC.
Cái giá phải trả là gì?
Lớp M0 của SMIC sử dụng kỹ thuật tạo mẫu tứ trùng tự căn chỉnh (SAQP), tức là biến đổi một mặt nạ quang học qua bốn lần gia công để đạt được các đường nét tinh tế hơn. TSMC N6 ở cùng lớp này chỉ cần tạo mẫu nhị trùng (SADP). Tứ trùng đồng nghĩa với số lượng mặt nạ nhiều hơn, yêu cầu độ chính xác căn chỉnh cao hơn, quy trình công nghệ phức tạp hơn và chi phí cao hơn.
SemiAnalysis trong hình ảnh mặt cắt đã trực tiếp thấy được cái giá của SAQP: Rãnh M0 của N+3 thể hiện đường viền hình thang ngược rõ rệt (đáy hẹp hơn đỉnh), đáy rãnh có dải tập trung lớp chặn rõ ràng. Hình dạng này dù có lợi cho việc lấp đầy đồng, nhưng ở khoảng cách 32,5nm này, độ khó kiểm soát công nghệ tăng lên đáng kể.
Dùng một phép so sánh mà một nhà giao dịch có thể hiểu được: SMIC đang làm những tờ tiền cùng mệnh giá, nhưng chi phí in ấn mỗi tờ gấp nhiều lần TSMC, và rủi ro tỷ lệ linh kiện tốt cũng lớn hơn. Mật độ như nhau, nhưng kinh tế học hoàn toàn khác biệt.
Kirin 9030: Trong Điều Kiện Hạn Chế, Vắt Cạn Từng Centimet Vuông Wafer
Năng lực thiết kế chip của Huawei HiSilicon là một câu chuyện ở tầm khác.
Xét diện tích chip, Kirin 9030 và thế hệ trước 9020 gần như bằng nhau (khoảng 140mm2), nhưng bên trong được nhồi nhét nhiều hơn: CPU nâng từ 1 nhân lớn + 3 nhân trung lên 1 lớn + 4 trung, GPU tăng từ 4 đơn vị tính lên 6, NPU cũng thêm một nhân Tiny, bộ nhớ đệm các cấp được mở rộng toàn tuyến. Việc tăng mật độ của N+3 cho phép Huawei trong cùng kích thước chip đã nhét được nhiều đơn vị logic hơn.
Về hiệu năng, phòng thí nghiệm STEEL dẫn dữ liệu điểm chuẩn công khai, đưa ra định vị rất rõ ràng: Hiệu năng GPU (Maleoon 935) của Kirin 9030 đại khái đuổi kịp mức flagship năm 2022, điểm chuẩn 3DMark WLE tăng 70% so với thế hệ trước, vượt nhẹ Snapdragon 8+ Gen 1, nhưng so với flagship hiện tại Snapdragon 8 Elite Gen 5, khoảng cách là từ 2,4 đến 2,6 lần.
Tình hình CPU càng nói rõ vấn đề hơn. Hiệu năng mỗi xung nhịp (IPC) của nhân lớn TaiShan Prime đại khái ở mức của Arm Cortex-X2, một thiết kế năm 2021. Nhân lõi Firestorm của Apple M1 ra mắt năm 2020, IPC vẫn cao hơn 35%. Nhân lõi P mới nhất Apple M5, IPC cao hơn 60%, hiệu năng tuyệt đối gấp 2,7 lần.
Gốc rễ của khoảng cách không nằm ở thiết kế, mà ở quy trình chế tạo. Apple và Qualcomm sử dụng TSMC N4, N3P, những quy trình này có lợi thế căn bản trên đường cong điện áp - tần số: cùng diện tích có thể nhét nhiều transistor hơn, cùng mức tiêu thụ có thể chạy tần số cao hơn. Trình độ thiết kế nhân lõi của Huawei tương đương với thế hệ trước của tuyến đầu ngành, nhưng lại bị kẹt trong công nghệ chế tạo cách đây hai thế hệ.
Khi Quy Trình Tiến Không Lên, Huawei Chuẩn Bị "Gấp" Lại
Phần có giá trị dự báo nhất của báo cáo, là định luật tỷ lệ τ và lộ đồ LogicFolding mà Huawei công bố tại hội nghị ISCAS 2026.
Việc thu nhỏ bán dẫn truyền thống tiến triển trên mặt phẳng hai chiều: làm transistor nhỏ đi, làm đường dây kim loại mảnh hơn. Định luật Moore đi hàng thập kỷ, bản chất chính là làm việc này. Định luật tỷ lệ τ mà Huawei đề xuất hiện nay, chuyển mục tiêu tối ưu từ miền không gian sang miền thời gian, cốt lõi là rút ngắn chi phí thời gian di chuyển và xử lý dữ liệu, bao gồm độ trễ chuyển mạch transistor, độ trễ lan truyền tín hiệu, độ trễ tính toán và lưu trữ.
LogicFolding là hiện thực kỹ thuật của lý thuyết này. Nói đơn giản, là chia cùng một khối logic thành hai tầng trên dưới, xếp chồng mặt đối mặt, kết nối thông qua liên kết lai với khoảng cách siêu tinh. Lợi ích trực tiếp của việc này là rút ngắn đường đi tín hiệu dài nhất. Trong chip hiện đại, một phần lớn năng lượng tiêu thụ và độ trễ dùng để điều khiển các đường dây dài và bộ đệm chuyển tiếp. Sau khi gấp logic theo chiều dọc, đường đi quan trọng ngắn lại, tần số có thể tăng lên, năng lượng tiêu thụ có thể giảm xuống.
Huawei đưa ra một lộ đồ đầy tham vọng:Tần số nhân lớn của Kirin 9030 là 2,75GHz, trong phòng thí nghiệm đã chạy thông mẫu ở 3,39GHz, mục tiêu đến năm 2031 đạt 5GHz, đồng thời thông qua xếp chồng 3D đẩy mật độ tương đương lên 295 MTr/mm2, ngang tầm với cấp 14A của TSMC.
SemiAnalysis cảnh giác với điều này. Họ chỉ ra, cách tính mật độ của Huawei khác với các nhà máy gia công truyền thống: mật độ xếp chồng 3D được tính theo diện tích đóng gói, chồng nhiều lớp logic hữu dụng lên nhau, đương nhiên sẽ cho ra con số cao hơn. Nếu dùng cùng phương pháp để tính MI450X của AMD (tầng đỉnh N2 + tầng đáy N3P), mật độ lý thuyết lên tới 460,2 MTr/mm2, vượt xa mục tiêu năm 2031 của Huawei.
Nhưng bản thân hướng đi đáng để coi trọng. Cách đi này của Huawei, bản chất là trong tình thế quy trình chế tạo bị hạn chế, đã "đảm nhận công việc của nhà máy gia công vào công ty thiết kế hệ thống". V-Cache của AMD làm xếp chồng 3D trên bộ nhớ đệm, AMD MI350X di chuyển IO và kết nối xuống chip đáy, việc Huawei muốn làm còn triệt để hơn, trực tiếp chia cùng một khối logic ra, phân bố theo chiều dọc, đây là thách thức ở một tầm khác về độ khó kỹ thuật.
Kiểm Soát Xuất Khẩu Định Hình Lại Các Chiều Của Cuộc Đua
Kết luận cuối cùng của SemiAnalysis thẳng thắn:Kiểm soát xuất khẩu không ngăn cản được sự tiến bộ chip của Trung Quốc, nhưng đã thay đổi con đường và cái giá của sự tiến bộ.
N+3 của SMIC chứng minh, không dùng EUV cũng có thể đạt mật độ logic cấp N6. Nhưng con đường này đắt hơn, công nghệ phức tạp hơn, tỷ lệ linh kiện tốt khó kiểm soát hơn. Đi tiếp, độ khó biên tế ở mỗi bước đều tăng lên: nhiều mặt nạ hơn, độ chính xác căn chỉnh nghiêm ngặt hơn, tạo mẫu đa trùng đắt đỏ hơn. Về lý thuyết, N+4 có thể đạt 137,8 MTr/mm2 (tương đương TSMC N5), N+5 nếu thêm cấp điện mặt sau, thậm chí có thể tiệm cận thư viện HP của Intel 18A. Nhưng mỗi bước đều khó hơn, đắt hơn, không gian sai số nhỏ hơn bước trước đó.
Đồng thời, quy trình N+2 và N+3 của SMIC đang được chuyển giao cho Hua Hong, các công ty thiết kế như Alibaba Pingtouge, Cambricon cũng có thể trở thành người hưởng lợi. Kiến thức chế tạo chip đang khuếch tán từ nhà máy gia công đơn lẻ sang hệ sinh thái, khiến hiệu lực trừng phạt nhắm vào doanh nghiệp đơn lẻ bị pha loãng hơn nữa.
Về phía thiết kế, Huawei và Đại học Bắc Kinh đang phát triển nguyên mẫu công cụ EDA nội địa cho LogicFolding. Điều này không đồng nghĩa với việc thay thế toàn bộ chuỗi công cụ hoàn chỉnh của Synopsys và Cadence, nhưng EDA nội địa đang tiến triển theo hướng "tối ưu hóa đồng bộ kiến trúc - quy trình - đóng gói".
Một chi tiết thú vị: STEEL trong quá trình tháo rời phát hiện, DRAM của Kirin 9030 Pro đến từ Samsung (K4L2E165YD, LPDDR5X-9600, nút quy trình 1a), trong khi phiên bản Pro Max 16GB xuất hiện đồng thời cả đóng gói của Samsung và ChangXin Memory (CXMT). Chip của CXMT được ghi ngày đóng gói là tuần 45 năm 2025, mật độ quy trình tương đương cấp 1z của ngành. Điều này có nghĩa chip nhớ Trung Quốc đã bắt đầu thâm nhập chuỗi cung ứng flagship của Huawei, dù quy trình vẫn chậm hơn Samsung và SK Hynix từ một đến hai thế hệ.
Đối với nhà đầu tư, tín hiệu thực sự đáng theo dõi nằm ở việc liệu lộ đồ xếp chồng 3D của Huawei có thể, trong điều kiện chi phí kiểm soát được, đưa chip sản xuất tại Trung Quốc đạt đến ngưỡng đủ dùng trong các kịch bản như điện thoại, suy luận AI, thiết bị mạng hay không.
Một khi "đủ dùng" được thiết lập, giá trị chiến lược của chuỗi cung ứng này sẽ được định giá lại.
