Последние 60 лет полупроводниковая отрасль развивалась благодаря уменьшению размеров транзисторов (закон Мура): они становились меньше, плотнее, дешевле.
Но сейчас этот путь исчерпан:
- Выгоды от техпроцессов ниже 7 нм резко падают
- Стоимость литографического оборудования запредельна
- Стоимость разработки одного чипа по передовому техпроцессу превышает 10 млрд долларов
- Стоимость одного транзистора не падает, а растет
Команда Huawei по полупроводникам за 6 лет и 381 серийный чип подтвердила новое направление:
Не гнаться за размерами, а гнаться за временем.
Они представили теорию τ-скейлинга (τ Scaling):
Взяв «время» за ключевой оптимизируемый параметр, сжимать характеристическое время τ на всех этапах — от переключения транзистора (пикосекунды) до выполнения задачи в дата-центре (секунды), охватив 12 порядков величины.
Проще говоря:
Раньше соревновались, кто меньше, теперь — кто быстрее, с меньшей задержкой и выше по эффективности.
1. Что такое τ-скейлинг?
τ — это задержка/постоянная времени на каждом уровне. Выделено четыре уровня:
- Транзистор: скорость переключения
- Схема: задержка передачи сигнала
- Чип: задержка вычислений и доступа к памяти
- Система: сквозное время коммуникации и синхронизации
Цель — совместно сжимать τ на всех уровнях, оптимизируя техпроцесс, схемотехнику, архитектуру и систему по единому набору показателей, а не работать вразнобой.
2. Внедрение в мобильных устройствах: LogicFolding (логическое сворачивание)
Без перехода на более тонкий техпроцесс чипы вертикально наслаиваются, а ключевые пути с помощью сверхточного гибридного соединения распределяются по нескольким слоям — по сути, чипу «надстраивают этажи».
- Плотность транзисторов: за одно поколение с 155→238 млн/мм², рост на 55%
- Энергоэффективность: рост на 41%, частота ядра выросла почти на 13%
- Частота SRAM: рост более 40%
- Частота Kirin 2026 достигнет 3.1 ГГц, цель на 2029 год — 4 ГГц
3. Внедрение в AI-дата-центрах: сжатие задержек на всех звеньях цепи
80% энергопотребления и 70% стоимости AI-кластера приходится на перемещение данных, ключ — сжатие времени коммуникации.
1. Единая шина (Unified Bus)
Убираются многоуровневые протоколы, задержка удаленного доступа снижается с десятков микросекунд до ~100 наносекунд, что в 500 раз быстрее.
2. Оптическое соединение Hi-ONE
Пропускная способность модуля 8 Тб/с, замена меди на оптоволокно, расстояние увеличено с 1 метра до 100 метров, адаптировано для кластеров в десятки тысяч чипов.
3. 3D Folding
Решение проблемы 2.5D-упаковки «площадь растет быстро, а интерфейсы не успевают»: память, питание, оптические порты переносятся на вертикальную плоскость, масштабируясь синхронно с вычислительной мощностью.
- Прогноз: к 2035 году уровень интеграции AI-оборудования вырастет более чем в 100 раз
4. Повторное слияние логики и памяти
Рань CPU и память развивались раздельно. Теперь, в эпоху AI, перемещение данных критичнее вычислений. Память и логика должны быть тесно интегрированы в 3D, и влияние в цепочке поставок смещается в сторону памяти и упаковки.
5. Оставшиеся вызовы
- Инструменты EDA нужно адаптировать для проектирования 3D-слоев
- Нужно оптимизировать различия в техпроцессах между пластинами и потери в вертикальных соединениях
- Требуются новые стандарты энергоэффективности и бенчмаркинга
Заключение
Эпоха масштабирования размеров по закону Мура закончилась, начинается эпоха масштабирования времени.
Не нужно фанатично стремиться к самому передовому литографическому оборудованию. За счет 3D-слоев, системной архитектуры и оптимизации соединений можно продолжать повышать производительность и энергоэффективность.
Это станет ключевым направлением развития полупроводников на следующие 10 лет.
