La feuille de route des procédés avancés de la fonderie Samsung Foundry est en train de subir un changement notable.
Samsung prévoyait initialement de mettre en production le procédé 1,4 nm en 2027. Ce calendrier a désormais été repoussé à 2029. En d'autres termes, avant de passer au 1,4 nm, Samsung va continuer à développer et optimiser son procédé 2 nm, en concentrant ses efforts des prochaines années sur la maturité du procédé, l'amélioration du taux de rendement (yield) et l'adoption par les clients. Dès 2022, Samsung avait annoncé un plan pour une production en volume du 1,4 nm en 2027. Le report à 2029 signifie un retard de deux ans par rapport à la planification initiale, et Samsung devra donc continuer à approfondir sa plateforme 2 nm pendant trois années supplémentaires.
La stratégie de Samsung sur les procédés avancés a toujours été plutôt agressive, notamment en adoptant en premier, au nœud 3 nm, les transistors GAA (Gate-All-Around), dans l'espoir de créer un avantage différenciant et de rattraper TSMC grâce à des itérations de nœuds plus rapides. Mais avec l'ère du 2 nm, la difficulté technologique et les investissements en capital des procédés avancés augmentent rapidement, et la compétition ne se résume plus simplement à "qui passe au nœud suivant en premier".
Pour une fonderie de semi-conducteurs, la capacité d'un nouveau nœud technologique à créer de la valeur dépend in fine du taux de rendement, des performances, de la consommation énergétique, du nombre de clients et du coût de production en volume. Par conséquent, plutôt que de pousser trop tôt vers le 1,4 nm, il est peut-être plus réaliste pour Samsung de maturer d'abord sa plateforme 2 nm, puis d'en prolonger le cycle de vie commercial grâce à différentes variantes de procédés.
En réalité, Samsung ne fait pas du "sur-place" sur le 2 nm. Outre la version standard SF2, Samsung développe également des variantes du 2 nm pour différents scénarios d'application et prévoit d'introduire des technologies comme l'alimentation par le dos (backside power delivery) dans des versions plus avancées. Pour les puces IA et HPC (High-Performance Computing), dont la taille des dies ne cesse d'augmenter et la consommation énergétique de croître, le réseau d'alimentation est devenu un facteur clé influençant les performances. Ainsi, le véritable défi de Samsung pour les prochaines années n'est pas "comment fabriquer rapidement du 1,4 nm", mais plutôt comment faire du 2 nm une plateforme plus mature, fiable et capable de produire en très grands volumes.
Pourquoi Samsung ne se précipite-t-il pas vers le High-NA EUV ?
Il est à noter que Samsung ne s'empresse pas de faire de la lithographie EUV à haute ouverture numérique (High-NA EUV) une technologie obligatoire pour la production en volume du 2 nm et du 1,4 nm. Park Chang-min, vice-président technologique de Samsung Electronics, a précédemment indiqué que l'entreprise souhaitait pouvoir appliquer à l'avenir le High-NA EUV à la production en volume de nœuds avancés comme le 2 nm et le 1,4 nm, mais que cette technologie nécessitait encore d'être affinée. Samsung estime que le High-NA EUV pourrait devenir réellement indispensable pour la production de procédés avancés à partir des nœuds A10 et inférieurs (niveau 1 nm et au-delà). Actuellement, Samsung mène des développements conjoints avec ses partenaires de la chaîne d'approvisionnement.
Le principal avantage du High-NA EUV est qu'une ouverture numérique plus élevée permet d'améliorer encore la résolution de la lithographie, réduisant ainsi le besoin de certaines étapes complexes de multi-patterning et offrant un support pour la fabrication de transistors plus avancés. Mais les problèmes sont également évidents : les équipements High-NA EUV sont extrêmement coûteux, et leur champ d'exposition (exposure field) est plus petit que celui des EUV traditionnels, ce qui pourrait entraîner davantage de besoins de découpage (stitching) pour les puces IA et HPC de plus en plus grandes. Parallèlement, les éléments périphériques tels que les résines photolithographiques, les masques, les pellicules de protection (pellicles) et la lithographie computationnelle (computational lithography) doivent également être mis à niveau. Ainsi, pour une fonderie, le High-NA EUV n'est pas simplement une question de "plus la technologie est avancée, mieux c'est", mais représente un investissement à long terme qui nécessite une évaluation globale du coût des équipements, de la surface des puces, du taux de rendement, de la capacité de production et du retour sur investissement en termes de performances, consommation et surface (PPA).
C'est aussi l'une des raisons majeures pour lesquelles Samsung ne considère pas actuellement le High-NA EUV comme une technologie indispensable à la production du 1,4 nm. Pour Samsung, s'il est possible de réaliser le procédé 1,4 nm avec le système Low-NA EUV mature, il n'est pas nécessaire d'assumer prématurément les coûts supplémentaires et la complexité accrue liés au High-NA EUV juste pour poursuivre une résolution lithographique plus élevée. En comparaison, attendre que le High-NA EUV mûrisse davantage et réserver sa valeur aux nœuds de niveau 1 nm et inférieurs semble être un choix plus pragmatique.
L'ère du "calcul" pour les procédés avancés
Sous cet angle, le report du 1,4 nm par Samsung ne signifie pas un ralentissement de la compétition sur les procédés avancés, mais montre plutôt que l'industrie entre dans une nouvelle phase. Au cours de la dernière décennie, le cœur de la compétition sur les procédés avancés était "qui passe au nœud suivant en premier", du 28 nm, 16/14 nm, 10 nm, 7 nm, 5 nm au 3 nm. Le chiffre du nœud lui-même était une démonstration importante des capacités technologiques d'une fonderie. Mais avec le 2 nm et au-delà, la course à la seule réduction de la taille des nœuds devient de plus en plus coûteuse. Les nouvelles technologies comme le GAA, l'alimentation par le dos, l'EUV, le High-NA EUV nécessitent des investissements massifs en R&D et en capital, tandis que les gains de performance et de densité apportés par chaque génération de procédé ne sont pas forcément au niveau des précédentes.
Parallèlement, la véritable difficulté des procédés avancés n'est plus seulement de les "réaliser", mais de les "réaliser de manière stable". Surtout avec les dies des GPU IA et des puces HPC qui s'agrandissent sans cesse. Plus la surface de la puce est grande, plus les exigences en matière de taux de rendement de fabrication des wafers sont élevées. Même si un procédé permet une densité de transistors plus élevée, si la montée en rendement est lente et le coût par wafer trop élevé, les clients finaux ne seront pas nécessairement prêts à l'adopter. Ainsi, les fonderies doivent désormais calculer non seulement l'amélioration de la densité de transistors et des performances, mais aussi combien de puces valides peuvent être produites par wafer, et si les clients sont prêts à payer un prix plus élevé pour ces gains de performance.
Plus important encore, la valeur des procédés avancés ne provient plus uniquement de la miniaturisation des transistors. Le Chiplet, l'empilement 3D, la mémoire HBM et les assemblages avancés deviennent tous des moyens importants pour améliorer les performances des puces IA. Les performances finales d'une puce IA dépendent désormais de multiples éléments : le die de calcul, la mémoire HBM, les interconnexions, l'alimentation, le refroidissement et l'assemblage. Ainsi, à l'avenir, la compétition sur les procédés avancés évoluera essentiellement d'une simple "course aux nœuds" vers une compétition globale intégrant technologie, coût et écosystème. L'allongement du cycle de vie du 2 nm par Samsung peut être vu comme une réévaluation de l'équilibre entre progrès technologique et retour commercial, mais à la condition qu'il parvienne réellement à améliorer le taux de rendement et à élargir sa base client sur le 2 nm pendant ces trois années.
L'avance de l'A16 de TSMC
Le problème est que, pendant que Samsung ralentit le rythme, TSMC ne s'arrête pas pour l'attendre. Le N2 de TSMC est déjà en production, et son premier nœud post-2 nm, l'A16, est prévu pour entrer en production au second semestre 2026. Cela signifie que pendant que Samsung affine encore sa famille 2 nm, TSMC a déjà commencé à avancer vers le niveau 1,6 nm.
L'un des changements majeurs de l'A16 est l'introduction de la technologie d'alimentation par le dos SPR (Super Power Rail) de TSMC. Dans les puces traditionnelles, les lignes d'alimentation et de signal sont principalement concentrées sur la face avant du transistor. À mesure que la taille des procédés diminue, les ressources de routage sur la face avant deviennent de plus en plus limitées, la compétition pour ces ressources entre le réseau d'alimentation et le réseau de signaux s'intensifie, engendrant des problèmes de congestion du routage et de chute de tension (IR Drop). L'alimentation par le dos consiste à transférer les tracés d'alimentation vers le dos de la puce, libérant ainsi davantage de ressources de routage sur la face avant pour la transmission des signaux, tout en raccourcissant le chemin d'alimentation et en réduisant l'impédance, améliorant ainsi l'efficacité de l'alimentation dans les procédés avancés.
Les données publiées par TSMC montrent que, par rapport au N2P, l'A16 peut offrir une augmentation de vitesse de 8% à 10% à puissance égale, ou une réduction de la consommation de 15% à 20% à vitesse égale, avec une densité de puce pouvant atteindre environ 10% de plus. Cela signifie que la signification de l'A16 ne réside pas seulement dans le passage du nœud 2 nm à 1,6 nm, mais aussi dans le fait de libérer davantage le potentiel de performance des procédés avancés grâce à l'alimentation par le dos. Surtout pour les puces IA et HPC, alors que la taille des puces ne cesse de croître et la consommation énergétique d'augmenter, l'intégrité de l'alimentation et l'intégrité du signal sont devenues aussi importantes que les transistors eux-mêmes.
En effet, l'alimentation par le dos est devenue une orientation technologique majeure pour les procédés avancés de 2 nm et en dessous. Intel introduit PowerVia dans son 18A, TSMC adopte la solution SPR dans l'A16, et Samsung travaille également sur des technologies connexes. On constate que la compétition sur les procédés avancés s'est étendue de la structure du transistor elle-même à la synergie entre l'alimentation, les interconnexions, la conception et les procédés de fabrication.
Il est particulièrement intéressant de noter que TSMC avait précédemment annoncé qu'il adopterait une approche prudente vis-à-vis du High-NA EUV. Au vu du retard pris par Samsung, il semble que TSMC ait encore une fois parié et gagné.
Pour conclure
La feuille de route 2 nm de Samsung pour les trois prochaines années fait face à une pression non négligeable. D'un côté, il doit continuer à améliorer le taux de rendement de son procédé 2 nm et accélérer son adoption par les clients ; de l'autre, il doit faire face à la progression continue de l'A16 de TSMC et des nœuds encore plus avancés qui suivront. D'ici 2029, lorsque Samsung lancera enfin son 1,4 nm, TSMC et Intel seront probablement déjà entrés dans une nouvelle phase technologique.
Cela signifie aussi que la future compétition sur les procédés avancés ne pourra plus être mesurée simplement avec des chiffres comme "2 nm, 1,4 nm, 1 nm". Les technologies telles que le GAA, l'alimentation par le dos, l'EUV, le High-NA EUV, le DTCO (Design Technology Co-Optimization) et les assemblages avancés détermineront ensemble les performances et le coût finaux d'une puce. La compétition sur les procédés avancés est en train de passer de "quel nœud est le plus avancé" à "qui peut transformer les technologies avancées en produits industrialisés à grande échelle, avec un coût raisonnable".
Samsung n'abandonne pas le 1,4 nm ; il utilise les trois prochaines années pour rendre le 2 nm vraiment mature, à grande échelle et attractif pour les clients. Mais une question se pose alors : lorsque Samsung avancera finalement vers le 1,4 nm en 2029, où en seront TSMC et Intel ? C'est peut-être là l'aspect le plus intéressant à suivre dans cette compétition sur les procédés avancés.
Cet article provient du compte WeChat officiel "Observatoire de l'industrie des semi-conducteurs" (ID : icbank), auteur : la rédaction.
