Pendant les 60 dernières années, l'industrie des semi-conducteurs a progressé en réduisant la taille des transistors (loi de Moore), les rendant toujours plus petits, plus denses et moins chers.
Mais cette voie est désormais bloquée :
- Les gains des procédés en dessous de 7nm s'effondrent
- Le coût des machines de photolithographie est astronomique
- Les frais de conception d'une seule puce en procédé avancé dépassent les 10 milliards de dollars
- Le coût par transistor ne baisse plus, il augmente
L'équipe semi-conducteurs de Huawei, après 6 ans et la validation de 381 puces en production de masse, a identifié une nouvelle direction :
Ne plus rivaliser sur la taille, mais rivaliser sur le temps.
Ils proposent la théorie du τ Scaling (τ Scaling) :
Prendre le « temps » comme indicateur d'optimisation central, comprimer le temps caractéristique τ sur toute la chaîne, de la commutation du transistor (picosecondes) à la tâche du centre de données (secondes), couvrant 12 ordres de grandeur.
En termes simples :
Avant, on comparait qui était le plus petit. Maintenant, on compare qui est le plus rapide, avec la latence la plus basse et l'efficacité la plus élevée.
1. Qu'est-ce que le τ Scaling exactement ?
τ représente les délais / constantes de temps à chaque couche, divisés en quatre niveaux :
- Transistor : vitesse de commutation
- Circuit : délai de transmission du signal
- Puce : délai de calcul, d'accès mémoire
- Système : temps de communication et synchronisation de bout en bout
L'objectif est de compresser τ de manière holistique, en optimisant la technologie, les circuits, l'architecture et le système avec le même ensemble d'indicateurs, au lieu de travailler en silos.
2. Application côté mobile : LogicFolding (Plissement Logique)
Sans mise à niveau du procédé de fabrication, empiler les puces verticalement, en utilisant la liaison hybride ultra-précise pour répartir les chemins critiques sur plusieurs couches, équivalant à « ajouter des étages » à la puce.
- Densité des transistors : augmentation de 55% sur une génération, de 155 → 238 millions/mm²
- Efficacité énergétique : +41%, fréquence principale augmentée de près de 13%
- Fréquence SRAM : + plus de 40%
- Fréquence du Kirin 2026 visant 3.1 GHz, objectif de 4 GHz pour 2029
3. Application dans les centres de données IA : Compression de la latence sur toute la chaîne
Dans un cluster IA, 80% de la consommation énergétique et 70% des coûts proviennent du déplacement des données. L'essentiel est de réduire le temps de communication.
1. Bus Unifié (Unified Bus)
Suppression des couches protocolaires multiples, réduction de la latence d'accès distant de dizaines de microsecondes à environ 100 nanosecondes, soit 500 fois plus rapide.
2. Interconnexion optique Hi-ONE
8 Tb/s par module, remplacement du cuivre par la fibre, distance étendue de 1 mètre à 100 mètres, adapté aux clusters de dizaines de milliers de cartes.
3. 3D Folding (Plissement 3D)
Résout le problème de l'emballage 2.5D où « la surface augmente vite, mais les interfaces ne suivent pas », en déplaçant la mémoire, l'alimentation et les ports optiques sur la face verticale, pour une expansion synchronisée avec la puissance de calcul.
- Prédiction : D'ici 2035, l'intégration matérielle de l'IA augmentera de plus de 100 fois
4. Refusion de la logique et de la mémoire
Autrefois, CPU et mémoire évoluaient séparément. À l'ère de l'IA, le déplacement des données est plus critique que le calcul. La mémoire et la logique doivent être intégrées en 3D de manière étroite, le pouvoir d'influence dans la chaîne d'approvisionnement penchant vers la mémoire et l'emballage.
5. Défis restants
- Les outils EDA doivent s'adapter à la conception d'empilement 3D
- Les variations de procédé entre les plaquettes et les pertes d'interconnexion verticale doivent être optimisées
- De nouveaux standards d'efficacité énergétique et de benchmarking sont nécessaires
Conclusion
L'ère de la taille de la loi de Moore est terminée, l'ère du *scaling* temporel commence.
Inutile de s'acharner sur les machines de photolithographie les plus avancées. Grâce à l'empilement 3D, l'architecture système et l'optimisation des interconnexions, il est toujours possible d'améliorer continuellement les performances et l'efficacité énergétique.
Ce sera la voie principale des semi-conducteurs pour les 10 prochaines années.
