Với nhu cầu huấn luyện và suy luận mô hình AI lớn tiếp tục bùng nổ, điểm tắc nghẽn hiệu suất của chip tính toán đã chuyển từ đơn vị tính toán sang băng thông bộ nhớ, khiến HBM (bộ nhớ băng thông cao) trở thành yếu tố then chốt hạn chế sự phát triển của phần cứng AI cao cấp. Tại hội nghị HotChips 2026, hai gã khổng lồ bộ nhớ toàn cầu là Samsung và SK Hynix đã tập trung công bố lộ trình phát triển công nghệ thế hệ tiếp theo cho HBM4, phá vỡ logic lặp lại mà ngành đã sử dụng trong nhiều năm.
So với việc chỉ đơn thuần tăng tốc độ DRAM và số lớp xếp chồng như trước đây, kiến trúc HBM4 thế hệ mới hoàn toàn chuyển hướng theo ba hướng đổi mới: nâng cấp quy trình logic cho Base Die, xếp chồng 3D bằng liên kết lai (hybrid bonding), và đóng gói hỗn hợp không đồng nhất EMIB. Đằng sau sự lặp lại công nghệ này là sự chuyển đổi của HBM từ một thiết bị lưu trữ đơn thuần sang một hệ thống tích hợp "lưu trữ + logic + đóng gói + IP + EDA".
Chuyển từ tăng tốc chip sang tối ưu hệ thống: Logic tiến hóa của HBM đã thay đổi
Trong chu kỳ lặp lại trước đây của HBM3 và HBM3E, logic nâng cấp công nghệ của ngành tương đối cố định, ưu tiên tối ưu hóa tập trung vào bản thân chip lưu trữ DRAM, thông qua việc tăng tốc độ truyền của từng chip, tăng số lớp xếp chồng, tối ưu cấu trúc liên kết vi lồi (micro-bump), để đạt được sự cải thiện ổn định về tổng băng thông. Trong hệ thống này, Base Die ở đáy chỉ đảm nhận chức năng chuyển đổi tín hiệu đơn giản, phân phối nguồn và hỗ trợ kiểm tra, đóng vai trò cầu nối tín hiệu thụ động. Kiến trúc quy trình lâu nay vẫn sử dụng quy trình dẫn xuất từ bộ nhớ đã trưởng thành, không cần nâng cấp quy mô lớn. Rào cản công nghệ và điểm tắc nghẽn năng lực sản xuất của toàn bộ sản phẩm HBM hoàn toàn tập trung ở khâu sản xuất DRAM.
Tuy nhiên, khi nhu cầu tính toán AI tăng theo cấp số nhân, hiệu ứng biên (marginal effect) của mô hình lặp truyền thống giảm nhanh chóng. Trong các tình huống băng thông siêu cao, việc chỉ tăng tốc độ DRAM sẽ dẫn đến các vấn đề nghiêm trọng như nhiễu xuyên âm (crosstalk), tiêu thụ điện tăng mạnh, lệch thời gian (timing skew), v.v. Tối ưu hóa trên mặt phẳng hai chiều không còn phù hợp với khối lượng công việc tính toán cực lớn. Để giải quyết điểm khó này của ngành, tại HotChips 2026, Samsung và SK Hynix đã đồng thời đưa ra cách tiếp cận công nghệ mới, khẳng định điểm đột phá cốt lõi của thời đại HBM4 không còn là chip lưu trữ, mà là sự tái cấu trúc có hệ thống của Base Die nền tảng.
Hai nhà sản xuất này đã hình thành các hướng tiếp cận công nghệ khác biệt rõ rệt. Trong bài phát biểu tại HotChips, Samsung tiết lộ, Base Die cho sản phẩm HBM4/HBM4E của họ sử dụng quy trình logic 4nm của chính hãng, C Die sử dụng nút 1cDRAM, tốc độ chân ra (pin speed) tối đa đạt 11.7 Gbps, có thể mở rộng lên 13 Gbps, băng thông đơn stack có thể đạt 3.3 TB/s. Nhờ lợi thế về mật độ transistor cao của quy trình logic, Base Die có thể tích hợp mạch PHY hiệu suất cao hơn, mô-đun sửa lỗi tín hiệu và đơn vị quản lý nguồn, tối ưu hóa đáng kể tính toàn vẹn tín hiệu tốc độ cao, giải quyết vấn đề rối loạn thời gian dưới băng thông siêu cao. Đồng thời, Samsung khẳng định trong thiết kế kiến trúc sẽ chuyển một phần logic điều khiển bộ nhớ xuống Base Die, giải phóng hiệu quả diện tích silicon ở phía GPU, tạo không gian để mở rộng đơn vị tính toán.
Trong khi đó, SK Hynix áp dụng mô hình lặp hợp tác phân công, chọn hợp tác với TSMC, Base Die sử dụng quy trình logic 12nm của TSMC. So với kiến trúc logic tự nghiên cứu hoàn toàn của Samsung, giải pháp của SK Hynix chú trọng hơn đến tính ổn định sản xuất hàng loạt, thông qua việc tối ưu mạng lưới cấp điện và cấu trúc dẫn nhiệt của Base Die để phù hợp với yêu cầu tản nhiệt và tải của kiến trúc xếp chồng siêu cao 12 thậm chí 16 lớp. Sự bố trí khác biệt của hai hướng đi này có nghĩa là kiến trúc logic bên trong Base die của HBM4 không còn thống nhất, sản phẩm của các nhà sản xuất khác nhau sẽ có sự khác biệt tự nhiên về quy trình, hiệu suất và khả năng thích ứng với kịch bản, làm tăng thêm độ khó mới cho việc thích ứng chuỗi cung ứng và lặp lại thiết kế chip sau này.
Việc chuyển Base Die sang quy trình logic mang lại nhiều lợi ích. Quy trình logic có thể đạt được mật độ transistor cao hơn, tính toàn vẹn tín hiệu và kiểm soát công suất của mạch PHY được tối ưu hóa, có thể đáp ứng độ rộng I/O 2048 bit của HBM4 sau khi tăng gấp đôi. Đồng thời, diện tích chip dư thừa trên Base Die tạo không gian phần cứng cho tính toán gần bộ nhớ (near-memory computing), HBM không còn chỉ đóng vai trò là bình chứa dữ liệu, mà có thể thực hiện tiền xử lý dữ liệu đơn giản bên trong bộ nhớ, giảm áp lực di chuyển dữ liệu của kiến trúc Von Neumann. Tuy nhiên, cái giá cũng đáng kể, HBM không còn là sản phẩm mà các nhà sản xuất bộ nhớ có thể hoàn thành một cách khép kín, năng lực sản xuất gia công logic, khả năng thiết kế IP, mô phỏng đồng bộ xuyên quy trình, tất cả đều trở thành các điều kiện ràng buộc để sản xuất hàng loạt HBM. Các nhà sản xuất DRAM cần phối hợp sâu với các nhà máy gia công logic, chu kỳ thiết kế, xác minh, sản xuất thử bị kéo dài, độ phức tạp của chuỗi cung ứng tăng lên gấp bội.
Nhiều hướng đóng gói tiên tiến song song
Một tín hiệu quan trọng khác từ HotChips 2026, hướng đóng gói tích hợp hệ thống của HBM đang trở nên đa dạng hóa, CoWoS của TSMC không còn là giải pháp duy nhất, các giải pháp đóng gói lai đang lên ngôi, đồng thời công nghệ liên kết bên trong stack chuyển sang xếp chồng 3D bằng liên kết lai (hybrid bonding).
SK Hynix xác nhận trong bài phát biểu rằng họ đang đánh giá công nghệ cầu silicon nhúng EMIB của Intel để tích hợp hệ thống 2.5D giữa HBM4 và chip tính toán. CoWoS truyền thống dựa vào một lớp silicon interposer lớn để hoàn tất tất cả các kết nối tín hiệu giữa GPU và HBM, hiệu suất xuất sắc nhưng chi phí interposer cao, đồng thời bị giới hạn bởi kích thước mặt nạ (reticle) của máy quang khắc, khó mở rộng sản lượng. Năng lực sản xuất CoWoS toàn cầu lâu nay vẫn trong tình trạng cung không đủ cầu, khách hàng hàng đầu ưu tiên khóa chỗ sản xuất, các nhà sản xuất khác phải xếp hàng chờ lâu để có được dây chuyền. EMIB từ bỏ toàn bộ silicon interposer, chỉ nhúng các cầu silicon siêu nhỏ vào cục bộ nơi các chip tương tác tín hiệu, bảng mạch nền hữu cơ đảm nhận phần lớn việc định tuyến, cầu silicon cục bộ đảm nhận truyền tải tín hiệu tốc độ cao mật độ cao. Giải pháp này có thể giảm chi phí đóng gói, vượt qua giới hạn kích thước mặt nạ, thực hiện tích hợp đa chip quy mô lớn hơn. TPU của Google đã đưa EMIB vào danh sách lựa chọn cho thế hệ tiếp theo.
Tuy nhiên, EMIB không có nghĩa là thay thế trực tiếp CoWoS. Trong các tình huống tín hiệu mật độ cực cao, sự suy hao tín hiệu, tính toàn vẹn nguồn điện của cầu silicon cục bộ trong EMIB vẫn có khoảng cách so với interposer silicon toàn phần. Vị thế của SK Hynix là coi EMIB như một hướng bổ sung quan trọng, chứ không phải thay thế toàn bộ. Chip huấn luyện cao cấp vẫn sẽ ưu tiên tiếp tục sử dụng CoWoS, chip suy luận trung và cao cấp, bộ tăng tốc tính toán lớn có thể sử dụng giải pháp EMIB để giảm áp lực năng lực đóng gói, tạo thành tình thế hai hướng song song.
Bên trong stack HBM, tức là công nghệ liên kết giữa các lớp DRAM Die, đang trong giai đoạn chuyển đổi từ MR-MUF sang liên kết lai (hybrid bonding). Ở phiên bản sản xuất hàng loạt hiện tại của HBM4, xu hướng chính vẫn sử dụng các giải pháp MR-MUF, TCNCF bằng liên kết nhiệt áp (thermocompression bonding), dựa vào các vi lồi (micro-bump) để thực hiện kết nối giữa các lớp. Tuy nhiên, khi số lớp xếp chồng tiến đến 16, khoảng cách, điện trở nhiệt và công suất tiêu thụ của các vi lồi dần đạt đến giới hạn vật lý. Hybrid Bonding so với quy trình MR-MUF không chỉ có thể làm tăng độ dày chip lõi thêm 24%, thu hẹp khoảng cách TSV xuống dưới 18 micron, mà còn có thể giảm đáng kể điện trở nhiệt tới 35% trong khi tăng số lớp xếp chồng, dự kiến công nghệ này sẽ sớm được triển khai trên HBM5, hướng đến xếp chồng siêu cao từ 16 đến 20 lớp trở lên.
Tuy nhiên, hybrid bonding hiện vẫn đang ở giai đoạn xác minh sản xuất thử số lượng nhỏ, kiểm soát tỷ lệ thành phẩm, chi phí thiết bị, xử lý wafer mỏng đều tồn tại thách thức, sẽ không được thương mại hóa quy mô lớn vào năm 2026. Ngành dự kiến phổ biến rằng phiên bản lặp HBM4E, thế hệ HBM5 vào năm 2027-2028 mới chứng kiến hybrid bonding được triển khai ở quy mô lớn.
Điều này tạo nên một hình thái chuyển tiếp công nghệ rất đặc biệt của ngành HBM hiện tại: Sản phẩm HBM4 thế hệ mới, tích hợp hệ thống bên ngoài mở ra trước các thăm dò đa dạng hóa đóng gói lai EMIB, giảm áp lực năng lực đóng gói cao cấp; xếp chồng DRAM bên trong vẫn giữ vững quy trình nhiệt áp MR-MUF đã trưởng thành để đảm bảo tính ổn định sản xuất hàng loạt, hybrid bonding chỉ được bố trí nghiên cứu trước. Nhiều hướng công nghệ cùng lúc thúc đẩy, công nghệ mới cũng cùng tồn tại đan xen, làm tăng đáng kể tính không chắc chắn trong lựa chọn công nghệ HBM4 ở giai đoạn hiện tại.
Ngoài ra, quản lý nhiệt chính thức trở thành điểm nghẽn cốt lõi không thể bỏ qua của HBM xếp chồng siêu cao. Kiến trúc xếp chồng 16 lớp làm tải nhiệt tổng thể của HBM tăng mạnh, nhiệt tích tụ sẽ trực tiếp dẫn đến giảm tần số băng thông, hiệu suất không thể chạy hết công suất. Để giải quyết điểm khó này, hai nhà sản xuất đã đưa ra các giải pháp khác biệt: SK Hynix giới thiệu giải pháp thành phần dẫn nhiệt tích hợp bên trong (IHBM), bằng cách nhúng thành phần làm mát có độ dẫn nhiệt cao và cách điện vào khu vực D2D PHY của HBM, xây dựng đường dẫn tản nhiệt chuyên dụng, có thể giảm thêm hơn 30% điện trở nhiệt, nâng cao tính ổn định vận hành của hệ thống; Samsung lên kế hoạch thiết kế đường dẫn tản nhiệt bằng đồng cho sản phẩm HBM5 trong tương lai, giải quyết vấn đề tản nhiệt của xếp chồng siêu cao từ cấp độ cấu trúc phần cứng. Có thể khẳng định, giới hạn hiệu suất trên của sản phẩm HBM xếp chồng cao trong tương lai không còn chỉ phụ thuộc vào thông số băng thông và tốc độ, mà sẽ được quyết định trực tiếp bởi khả năng quản lý nhiệt.
IP và 3D EDA trở thành ngưỡng cửa cốt lõi vô hình của HBM4
Hiện nay, rào cản cốt lõi của HBM4 không chỉ là sản xuất, đóng gói, mà đã mở rộng đến hai mắt xích sức mạnh mềm là IP tốc độ cao và chuỗi công cụ EDA không đồng nhất, trở thành điểm nghẽn dễ bị bỏ qua nhất nhưng lại quan trọng nhất trong ngành hiện tại. Khi tốc độ giao diện HBM4 vượt qua 9 Gbps, độ rộng I/O mở rộng gấp đôi, độ khó thiết kế của IP giao diện PHY tốc độ cao, SerDes tăng theo cấp số nhân.
IP tốc độ cao không chỉ đơn thuần là thiết kế mạch, mà cần thích ứng sâu với đặc tính chip DRAM, kiến trúc logic của Base Die, cấu trúc định tuyến đóng gói, hoàn thành việc gỡ lỗi mô phỏng đồng bộ về tính toàn vẹn tín hiệu và tính toàn vẹn nguồn điện. Hiện tại, tài nguyên IP tốc độ cao cấp độ sản xuất hàng loạt trưởng thành của HBM4 toàn cầu tập trung cao độ, một số ít nhà sản xuất hàng đầu nước ngoài dựa vào kinh nghiệm sản xuất thử tích lũy nhiều năm, độc quyền thị trường IP hỗ trợ cho chip tính toán chủ lực. Đối với các doanh nghiệp thiết kế tính toán quy mô vừa và nhỏ và nhà sản xuất chuỗi cung ứng mới nổi, nếu không có được IP tốc độ cao trưởng thành, họ không thể thích ứng với kiến trúc HBM4, trực tiếp tạo thành rào cản gia nhập ngành nghiêm ngặt.
Đồng thời, điểm yếu của chuỗi công cụ EDA không đồng nhất 3D càng làm tăng độ khó triển khai HBM4. HBM4 thuộc hệ thống tích hợp không đồng nhất đa quy trình, đa die điển hình, nền tảng logic, stack lưu trữ, đóng gói cầu silicon/interposer thuộc các hệ thống quy trình khác nhau, công cụ EDA rời rạc hai chiều truyền thống không thể hoàn thành mô phỏng đồng bộ xuyên die, xuyên quy trình. Trong kịch bản xếp chồng ba chiều, hiệu ứng điện học, nhiệt học, cơ học tương tác lẫn nhau, sai lệch mô phỏng ở một mắt xích duy nhất cũng có thể dẫn đến thất bại trong hội tụ (convergence) thiết kế tổng thể.
Quy trình thiết kế chủ đạo hiện tại của ngành tồn tại vấn đề phân mảnh rõ rệt, dữ liệu thiết kế logic giai đoạn đầu, hiện thực hóa vật lý giai đoạn giữa, mô phỏng đóng gói giai đoạn cuối không thể trao đổi và tái sử dụng lẫn nhau, chi phí lặp lại cực cao. HotChips 2026 chỉ rõ, việc triển khai HBM4 ở quy mô lớn phụ thuộc cao vào chuỗi công cụ thiết kế đồng bộ 3DIC tích hợp, có thể thực hiện liên kết toàn quy trình từ thiết kế, quy trình, đóng gói đến mô phỏng đa trường vật lý. Khả năng thích ứng của công cụ EDA, khả năng tương thích gỡ lỗi của IP tốc độ cao trực tiếp quyết định tỷ lệ thành phẩm và giới hạn hiệu suất của HBM4, đồng thời cũng là rào cản công nghệ cốt lõi mà các nhà sản xuất vừa và nhỏ khó có thể vượt qua ở giai đoạn hiện tại.
Nhìn tổng thể, hội nghị lần này đã phác họa đầy đủ con đường tiến hóa mới của ngành HBM: Tạm biệt mô hình lặp lại phần cứng đơn điểm truyền thống, bước vào thời đại cạnh tranh hệ thống với sự nâng cấp đồng bộ của kiến trúc, đóng gói, quy trình và hệ sinh thái phần cứng phần mềm. Hướng tiếp cận công nghệ khác biệt của Samsung và SK Hynix đã phá vỡ cấu trúc tiêu chuẩn hóa lâu dài của ngành. Sự cùng tồn tại lâu dài của công nghệ cũ và mới, phân tầng công nghệ theo kịch bản, quyết định thắng thua bằng năng lực hệ thống, sẽ trở thành trạng thái phát triển cốt lõi của cuộc đua HBM trong 2-3 năm tới, viết lại quy tắc cạnh tranh của ngành công nghiệp lưu trữ AI.
Bài viết từ tài khoản WeChat công chúng "Bán dẫn công nghiệp tung hoành" (ID: ICViews), tác giả: Tử Hạo.
