Trong 60 năm qua, ngành công nghiệp bán dẫn luôn dựa vào việc thu nhỏ kích thước transistor (Định luật Moore) để thúc đẩy tiến bộ: ngày càng nhỏ, ngày càng dày đặc, chi phí ngày càng thấp.
Nhưng con đường này hiện không thể đi tiếp nữa:
- Lợi ích từ công nghệ dưới 7nm giảm mạnh
- Chi phí máy quang khắc trên trời
- Phí thiết kế một vi mạch tiên tiến vượt quá 10 tỷ USD
- Chi phí mỗi transistor không giảm mà còn tăng
Đội ngũ bán dẫn Huawei sau 6 năm và 381 mẫu vi mạch sản xuất hàng loạt đã xác nhận hướng đi mới:
Không đua về kích thước, mà đua về thời gian.
Đề xuất lý thuyết τ Scaling (τ Scaling):
Lấy "thời gian" làm chỉ số tối ưu hóa cốt lõi, nén toàn diện thời gian đặc trưng τ, từ chuyển mạch transistor (picogiây) đến nhiệm vụ trung tâm dữ liệu (giây), bao phủ 12 bậc độ lớn.
Nói đơn giản:
Trước đây so ai nhỏ hơn, bây giờ so ai nhanh hơn, độ trễ thấp hơn, hiệu suất cao hơn.
I. τ Scaling thực chất là gì?
τ chính là độ trễ / hằng số thời gian ở các tầng, chia thành bốn tầng:
- Transistor: Tốc độ chuyển mạch
- Mạch điện: Độ trễ truyền tín hiệu
- Chip: Độ trễ tính toán, truy cập bộ nhớ
- Hệ thống: Thời gian đồng bộ truyền thông đầu-cuối
Mục tiêu là nén toàn bộ τ, công nghệ, mạch điện, kiến trúc, hệ thống dùng chung một bộ chỉ số để tối ưu, không còn làm việc riêng lẻ.
II. Ứng dụng phía điện thoại: LogicFolding (Gấp logic)
Không nâng cấp công nghệ, xếp chip chồng lên nhau theo chiều dọc, dùng liên kết lai siêu chính xác để phân chia đường dẫn quan trọng ra nhiều tầng, tương đương với việc "xếp tầng" cho chip.
- Mật độ transistor: Từ 155 → 238 triệu hạt/mm2, tăng 55%
- Hiệu suất năng lượng: Tăng 41%, tần số chính tăng gần 13%
- Tần số SRAM: Tăng hơn 40%
- Kirin 2026 đạt tần số chính 3.1GHz, mục tiêu 2029 là 4GHz
III. Ứng dụng trung tâm dữ liệu AI: Nén độ trễ toàn bộ đường dẫn
80% năng lượng tiêu thụ và 70% chi phí của cụm AI nằm ở việc di chuyển dữ liệu, cốt lõi là nén thời gian truyền thông.
1. Bus thống nhất (Unified Bus)
Loại bỏ nhiều tầng giao thức, giảm độ trễ truy cập từ xa từ hàng chục microgiây xuống còn khoảng 100 nanogiây, nhanh hơn 500 lần.
2. Kết nối quang Hi-ONE
Mô-đun đơn 8Tb/s, thay dây đồng bằng cáp quang, khoảng cách từ 1 mét mở rộng lên 100 mét, phù hợp với cụm hàng chục nghìn chip.
3. 3D Folding
Giải quyết vấn đề "diện tích tăng nhanh, giao diện không theo kịp" của đóng gói 2.5D, di chuyển bộ nhớ, cấp nguồn, cổng quang lên mặt phẳng dọc, mở rộng đồng bộ với khả năng tính toán.
- Dự đoán: Đến năm 2035, mức độ tích hợp phần cứng AI tăng hơn 100 lần
IV. Tái hợp nhất Logic và Bộ nhớ
Trước đây CPU và bộ nhớ phát triển riêng rẽ, giờ đây thời đại AI việc di chuyển dữ liệu quan trọng hơn tính toán, bộ nhớ và logic phải tích hợp chặt chẽ 3D, quyền phát ngôn trong chuỗi cung ứng nghiêng về bộ nhớ và đóng gói.
V. Những thách thức còn lại
- Công cụ EDA cần thích ứng với thiết kế xếp chồng 3D
- Cần tối ưu sự khác biệt công nghệ giữa các tấm wafer, tổn hao liên kết dọc
- Cần xây dựng các tiêu chuẩn hiệu suất năng lượng, Benchmark mới đi kèm
Kết luận
Thời đại kích thước của Định luật Moore kết thúc, thời đại mở rộng thời gian bắt đầu.
Không cần mải mê theo đuổi máy quang khắc tiên tiến nhất, dựa vào xếp chồng 3D, kiến trúc hệ thống, tối ưu kết nối, vẫn có thể tiếp tục nâng cao hiệu năng, hiệu suất.
Đây sẽ là con đường cốt lõi của ngành bán dẫn trong 10 năm tới.
