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SemiAnalysis décortique le Kirin 9030 de Huawei : La finesse de gravure stagne, on plie la puce

SemiAnalysis, via son laboratoire STEEL, a publié sa première analyse de démontage publique, ciblant le Kirin 9030 Pro de Huawei (fabriqué par SMIC en procédé N+3). Le rapport révèle que le pas métallique minimum (M0 pitch) du N+3 est de 32,5 nm, plus fin que celui de l'Intel 18A. Cependant, ceci est un indicateur isolé et la densité logique globale (113,4 MTr/mm²) est similaire au N6 de TSMC, mais obtenue à un coût bien supérieur en raison de l'utilisation d'une quadruple modélisation (SAQP) avec des DUV uniquement, sans EUV. Le Kirin 9030, de taille similaire à son prédécesseur, intègre plus de cœurs CPU/GPU/NPU et de cache grâce à la densité améliorée. Ses performances GPU rattrapent environ les flagships de 2022, mais le CPU, basé sur une architecture de type Cortex-X2 (2021), accuse un retard en IPC et en fréquence dû aux limitations du procédé de fabrication. Face à ces contraintes, Huawei mise sur une nouvelle voie : l'échelle Tau et le "LogicFolding" (pliage logique). Cette approche consiste à empiler verticalement des blocs logiques pour raccourcir les interconnexions, visant à atteindre 5 GHz et une densité équivalente élevée d'ici 2031. Bien que le calcul de densité pour la 3D diffère des méthodes traditionnelles, cette direction est stratégique. En conclusion, les contrôles à l'exportation n'ont pas arrêté les progrès sino-sémiconducteurs, mais en ont changé la trajectoire et le coût. SMIC prouve qu'une densité avancée est possible sans EUV, mais à un prix élevé. Pendant ce temps, Huawei innove en conception 3D et diversifie ses chaînes d'approvisionnement (mémoire CXMT), cherchant à rendre les puces nationales "suffisantes" pour des applications clés.

marsbit06/15 06:56

SemiAnalysis décortique le Kirin 9030 de Huawei : La finesse de gravure stagne, on plie la puce

marsbit06/15 06:56

La Loi de Tao (τ) propulse l'EDA sur le devant de la scène

Loi de Tao (τ) : Un nouveau principe chinois fait monter l’EDA sur le devant de la scène Le 25 mai 2026, lors de l'IEEE ISCAS, Huawei a présenté la "Loi de Tao (τ)", un nouveau principe directeur pour l'industrie des semi-conducteurs. Contrairement à la Loi de Moore axée sur la miniaturisation géométrique, la loi τ prône la "miniaturisation temporelle". Elle vise à optimiser la constante de temps τ à tous les niveaux (composant, circuit, puce, système) pour améliorer les performances de traitement de l'information, indépendamment du nœud de fabrication. Ce changement de paradigme replace l'EDA au cœur de la conception. Pour soutenir la loi τ, les outils EDA doivent évoluer au-delà des flux 2D traditionnels. Trois exigences majeures émergent : 1. **Conception 3D native et optimisation multiniveau** : Les flux "pseudo-3D" actuels sont insuffisants. Une véritable conception 3D, permettant une répartition flexible des cellules logiques à travers plusieurs puces (dies), est nécessaire pour des techniques comme le "Logic Folding". 2. **Optimisation STCO (System Technology Co-Optimization)** : Avec la coexistence des technologies Chiplet, 3DIC et Logic Folding, une approche systémique unifiée est cruciale pour optimiser conjointement l'architecture logique, la disposition physique, l'intégrité du signal et de l'alimentation, ainsi que les contraintes thermiques et mécaniques. 3. **Analyse couplée multi-physique** : L'analyse thermique, électrique et mécanique ne peut plus être menée de manière isolée dans les systèmes 3D empilés, nécessitant des outils de simulation intégrés. Ces défis représentent une opportunité pour les éditeurs d'EDA chinois, comme Huada Jiutian, qui a déjà développé une plateforme de vérification physique 3DIC complète, ou l'Université de Pékin, dont un prototype d'outil "vrai 3D" montre des améliorations significatives (réduction de 30% de la longueur des interconnexions, baisse de la température). La loi τ pourrait ainsi catalyser la transition de l'EDA chinois d'une collection d'outils ponctuels vers une base logicielle industrielle complète et intégrée, capable de répondre aux exigences de la miniaturisation temporelle.

marsbit06/12 13:44

La Loi de Tao (τ) propulse l'EDA sur le devant de la scène

marsbit06/12 13:44

Loi "Tao (τ)" de Huawei, et la liste exhaustive de ses sociétés clés

Le 25 mai 2026, He Tingbo, directrice du département des semi-conducteurs de Huawei, a officiellement présenté la « Loi de Tau » lors de la conférence ISCAS 2026. Cette initiative représente la première fois que la Chine propose un nouveau principe directeur pour le développement de l'industrie des semi-conducteurs à l'échelle mondiale. Contrairement à la loi de Moore, qui se concentre sur la miniaturisation géométrique des transistors, la Loi de Tau met l'accent sur la « miniaturisation temporelle ». Son objectif principal est de réduire continuellement le temps de propagation des signaux (la constante de temps τ) dans les circuits, sans dépendre exclusivement de la réduction extrême de la largeur des lignes. Le chemin de réalisation clé est le « repliement logique ». Cette technologie transforme la disposition des circuits d'une structure bidimensionnelle plane en une pile multicouche, remplaçant les longues interconnexions horizontales par des connexions verticales courtes. Cela permet de raccourcir considérablement le temps constant τ. Huawei a déjà conçu et mis en production de masse 381 puces suivant ce principe au cours des six dernières années. La société prévoit de lancer une puce Kirin utilisant la technologie de repliement logique à l'automne 2026. D'ici 2031, les puces haut de gamme basées sur la Loi de Tau devraient atteindre des performances équivalentes à un procédé de 1,4 nm. La mise en œuvre de la Loi de Tau repose sur plusieurs piliers industriels : 1. **Logiciels de conception (EDA)** : Essentiels pour l'optimisation des circuits. Des entreprises comme **Huada Jiutian**, **Primarius Technologies** et **Semi-Engine** fournissent des outils pour la conception, la simulation et la vérification. 2. **Chiplet et Packaging Avancé** : Le repliement logique nécessite des technologies d'empilement 3D et d'interconnexion verticale. Des sociétés telles que **Tongfu Microelectronics**, **JCET Group** et **Huatian Technology** sont des acteurs clés dans l'emballage avancé et les architectures Chiplet. 3. **Fonderie de fabrication** : L'optimisation doit être intégrée dans les procédés de fabrication. **SMIC**, leader national, ainsi que **Hua Hong Semiconductor** et **Nexchip**, sont les fonderies les plus susceptibles de produire les futures puces basées sur cette nouvelle approche. La Loi de Tau marque un virage stratégique pour Huawei et l'industrie chinoise des semi-conducteurs, privilégiant l'innovation architecturale et la co-optimisation conception/procédé pour franchir les limites de la miniaturisation traditionnelle.

marsbit05/25 11:37