Le 25 mai 2026, lors de l'IEEE ISCAS 2026, He Tingbo, présidente du département des semi-conducteurs de Huawei, a lancé un concept clé : la Loi de Tao (τ). τ, la constante de temps en théorie des circuits, détermine la vitesse à laquelle un signal passe d'un état à un autre. C'est la première fois qu'une entreprise chinoise propose un nouveau principe guidant le développement industriel dans le domaine mondial des semi-conducteurs.
Plus concrètement, au cours des six dernières années, Huawei a basé ses activités sur cette loi pour produire en masse 381 puces, couvrant des scénarios centraux tels que les stations de base sans fil, l'inférence IA, les processeurs réseau, etc. Il ne s'agit pas d'un plan sur papier, mais d'un chemin déjà ouvert. D'ici 2031, les puces haut de gamme basées sur la loi τ pourraient atteindre un niveau de finesse de gravure équivalent à 1,4 nm, conservant ainsi une capacité de compétition à long terme avec les principales technologies internationales.
Aujourd'hui, cette lettre grecque modifie discrètement le paysage de valeur de l'industrie des semi-conducteurs, et fait aussi passer l'EDA des coulisses à l'avant-scène.
Pour comprendre ce que τ apportera à l'industrie de l'EDA, il faut d'abord comprendre ce qu'est exactement la loi τ.
La "miniaturisation temporelle" fait son entrée, sur quoi s'appuie la loi τ ?
La loi de Moore, formulée par Gordon Moore, cofondateur d'Intel, en 1965, énonce que le nombre de transistors sur un circuit intégré double environ tous les 18 à 24 mois, tandis que les performances augmentent et les coûts diminuent.
Pendant plus d'un demi-siècle, cette logique a fonctionné efficacement, soutenant l'essor des PC, d'Internet, des smartphones, jusqu'à l'intelligence artificielle d'aujourd'hui. La chaîne industrielle a également établi un rythme tacite autour d'elle — les équipements de photolithographie, les matériaux, la conception, chaque maillon progressant de manière coordonnée sur la voie de la miniaturisation. Cependant, autour de l'an 2000, des dizaines de fonderies étaient capables de suivre les procédés les plus avancés. En 2025, ce nombre a chuté à seulement trois : TSMC, Samsung et Intel, le prix d'une tranche de wafer en 2nm chez TSMC dépassant même 30 000 dollars.
On peut dire que les bénéfices de la loi de Moore s'amenuisent progressivement. L'industrie a déjà exploré plusieurs pistes technologiques, notamment la "loi de Huang" proposée par Jensen Huang, PDG de Nvidia, le "More than Moore" proposé par l'ITRS (International Technology Roadmap for Semiconductors), ainsi que les technologies Chiplet et de packaging avancé promues par AMD et TSMC. Parmi celles-ci, la loi de Huang met l'accent sur le doublement annuel des performances d'inférence IA d'une puce GPU, mais dépend toujours des itérations de procédé et de l'empilement de cœurs, poursuivant essentiellement l'approche de la miniaturisation géométrique. Le "More than Moore" ajoute de la valeur par l'intégration de fonctions analogiques, RF ou de capteurs, mais ne résout pas directement le problème du mur de latence de la logique numérique. Chiplet, bien qu'atténuant les problèmes de rendement et de coût par l'assemblage de "briques", introduit beaucoup de latences d'interconnexion entre les dies, pouvant même devenir un goulot d'étranglement dans certains scénarios très sensibles à la latence.
La plupart de ces solutions s'inscrivent toujours dans la logique de "miniaturisation géométrique" ou de superposition fonctionnelle, différant fondamentalement de la loi τ.
Le cœur de la loi τ est la substitution de la "miniaturisation géométrique" par la "miniaturisation temporelle", constituant un système d'optimisation complet s'étendant sur quatre niveaux : dispositif, circuit, puce et système. Elle convient à l'amélioration massive des performances au niveau système, présentant des avantages particuliers dans les scénarios d'IA et de calcul hétérogène.
He Tingbo a détaillé ceci : Au niveau du dispositif, en optimisant la résistance du transistor et des interconnexions ainsi que les capacités parasites, pour minimiser au maximum la constante de temps τ au niveau élémentaire. Au niveau du circuit, grâce à la technologie de repliement logique, dépasser les limites physiques de la disposition planaire traditionnelle, raccourcir significativement la longueur des chemins critiques et réduire efficacement la charge résistive et capacitive de la propagation du signal, réalisant une augmentation substantielle de la densité des transistors et des performances du circuit. Au niveau de la puce, par une conception conjointe logicielle, architecturale et matérielle à pile complète, basée sur la charge de travail réelle pour un contrôle fin du flux d'instructions et de données, améliorer le parallélisme et l'efficacité au niveau système, réduisant considérablement le temps d'exécution de bout en bout. Au niveau du système, définir le bus Lingqu, repenser le protocole d'interconnexion du système de calcul, réaliser l'adressage mémoire unifié et la sémantique mémoire native des super-nœuds, réduisant fortement la latence de communication système.
En comparaison, la loi τ est plus fidèle à l'essence centrale de la puissance de calcul d'une puce : sa fonction centrale étant le traitement de l'information, l'utilisateur final se soucie davantage des performances de latence de ce traitement, plutôt que du nombre de transistors ou de la finesse de gravure. Cette loi offre une nouvelle voie technologique pour la conception de puces, s'émancipant de la simple miniaturisation des procédés, permettant potentiellement de créer des produits à performances globales satisfaisantes sans recourir aux équipements de photolithographie les plus avancés. Ainsi, elle ne contredit pas la loi de Moore ; les deux sont compatibles. On peut le comprendre ainsi : la loi de Moore consiste à dessiner des grilles de plus en plus fines sur une feuille plane, tandis que la loi τ replie le papier, utilisant l'espace tridimensionnel pour obtenir des chemins de signal plus courts.
Il est à noter que chaque niveau de mise en œuvre de la loi τ dépend d'un acteur clé — l'EDA. Il ne s'agit plus d'un simple "outil de dessin" traditionnel, mais du système nerveux central permettant à la "miniaturisation temporelle" de passer de la théorie à la réalité matérielle des puces.
Un article de Huawei indique que, sur le plan technologique, trois approches coexistent et se superposent : le packaging avancé Chiplet, les circuits intégrés 3D (3DIC) et le repliement logique (Logic Folding), permettant une optimisation de l'intégration verticale à différents niveaux de granularité. Pour atteindre une augmentation de l'intégration matérielle de plus de 100 fois d'ici 2035, trois défis majeurs se présentent : la rupture générationnelle de la chaîne d'outils EDA, les écarts de procédé entre wafers, et la loi de conservation de l'énergie.
Andrew B. Kahng, professeur émérite en informatique et génie électrique à l'Université de Californie à San Diego, a également déclaré qu'avec l'affaiblissement progressif du "vent favorable" apporté par la loi de Moore traditionnelle, ces objectifs fondamentaux dans l'EDA et la conception physique deviendront plus importants.
Ainsi, l'EDA se retrouve repositionné au centre de la table.
Quelles nouvelles exigences la loi de Tao (τ) impose-t-elle à l'EDA ?
Concernant les nouvelles exigences posées par la loi τ aux outils EDA, ainsi que les lacunes actuelles des outils EDA traditionnels, l'auteur a échangé et discuté avec des professionnels du secteur.
>Premier point, manque de capacité de conception native véritablement 3D et d'optimisation conjointe inter-couches, l'importance de la STCO devient cruciale.Tout d'abord, l'Université de Pékin souligne que le flux de conception 2D traditionnel, et même le flux "pseudo-3D" actuellement dominant — où chaque module est "fixé" une fois pour toutes sur un die après synthèse, puis réalisé die par die avec des outils EDA 2D — ne permet pas une répartition flexible inter-couches au niveau des cellules.
Les outils EDA natifs 3D intègrent plusieurs dies dans un espace de conception tridimensionnel unifié, prenant en charge la disposition libre des cellules standard à travers les dies, tout en permettant la reconstruction logique inter-dies et l'optimisation globale, fournissant ainsi un support clé pour la mise en œuvre physique de la technologie de repliement logique.
Flux "pseudo-3D" vs flux "vrai-3D". Source : Université de Pékin
De plus, les capacités d'optimisation conjointe inter-couches sont également insuffisantes. Xpeedic a déclaré à Semiconductor Industry Insights : Chiplet, 3DIC et Logic Folding sont des réalisations à différents niveaux de granularité sur la même ligne principale d'intégration verticale.
Chiplet assemble des dies hétérogènes en 2.5D ou 3D au niveau du packaging, déplaçant la communication qui se faisait à l'intérieur d'un SoC monolithique vers l'interconnexion entre dies via des standards comme UCIe, échangeant la modularité contre du rendement et de la flexibilité. Le 3DIC va plus loin en introduisant des TSV haute densité et de la liaison hybride entre les dies, empilant verticalement des fonctions logiques, mémoire et analogiques dans le même boîtier, réduisant la distance d'interconnexion du millimètre au micron. Logic Folding va encore plus loin — il n'établit pas d'interconnexions entre dies, mais "déplie la logique interne de la puce unique elle-même" pour la répartir et la replier verticalement au niveau des couches actives, faisant de l'interface de liaison hybride une couche métallique supplémentaire participant directement à l'optimisation temporelle des chemins critiques.
Les trois ne sont pas en relation de substitution, mais coexistent de manière superposée dans les systèmes de packaging avancés. Cette superposition apporte un défi fondamental en ingénierie de conception : lorsqu'un boîtier implique simultanément des interconnexions UCIe entre Chiplets, des liaisons hybrides inter-couches 3D et le repliement de chemins critiques par Logic Folding intra-die, les limites d'analyse de l'intégrité du signal, de l'intégrité de l'alimentation, de la distribution thermique et des contraintes mécaniques ne peuvent plus être fermées de manière isolée à aucun niveau unique.
La proposition de la STCO (System Technology Co-Optimization) vise précisément à briser cette fragmentation au niveau méthodologique. Elle exige de considérer l'architecture logique, le layout physique, les champs physiques multiples, la structure du packaging, voire la charge de travail, comme un espace de conception unifié, pour effectuer une recherche d'optimisation conjointe interdisciplinaire et inter-niveaux d'abstraction. Or, cette capacité est précisément la lacune la plus fondamentale de la chaîne d'outils EDA actuelle.
Deuxième point, le manque de couplage multi-physique.
C'est l'un des points faibles les plus cachés et critiques des outils EDA traditionnels. À l'ère de la puce unique, l'analyse d'alimentation, la simulation thermique et le calcul des contraintes appartenaient à des chaînes d'outils indépendantes, chacune avec sa modélisation, sa résolution et sa vérification finale. Mais en empilement tridimensionnel, ce modèle n'est plus totalement applicable. Après l'intégration verticale de plusieurs dies, la densité de puissance est multipliée, les chemins de dissipation thermique deviennent très asymétriques et les écarts de température inter-couches augmentent. Les déséquilibres de dilatation thermique qui en résultent se propagent à travers les interfaces de microbilles et de liaisons hybrides dans la structure empilée, déviant à la fois les caractéristiques électriques des dispositifs et créant des risques pour la fiabilité mécanique.
Quelles capacités les fournisseurs d'EDA doivent-ils compléter ?
Actuellement, les entreprises d'EDA chinoises se concentrent majoritairement sur des percées ponctuelles, surmontant les difficultés dans leurs domaines spécialisés respectifs. De la simulation analogique à la vérification physique, de l'amélioration du rendement à la conception de layout, un certain nombre d'excellentes entreprises d'EDA chinoises ont déjà développé des outils ponctuels utilisables et compétitifs dans de nombreux segments.
Par exemple, Empyrean est l'une des premières entreprises chinoises à s'être engagée dans la R&D en EDA. Empyrean a pris l'EDA analogique comme base, s'étendant progressivement vers le numérique, le packaging avancé et autres domaines, visant à construire une chaîne d'outils complète. Primarius Technologies suit une voie d'"infiltration bas niveau", ne faisant pas directement de flux complet, mais s'acharnant sur la modélisation des dispositifs et la simulation de circuits. UniVista est un leader chinois de l'EDA numérique, représentant le type plateforme/flux complet. GigaDa choisit de briller dans le segment le plus difficile de la "vérification finale". Xpeedic se concentre sur le "packaging avancé". Semitronix se focalise sur l'amélioration du rendement, étant la seule entreprise capable de former une boucle complète via "collecte de données par équipement + analyse des données par logiciel".
La loi τ pourrait propulser l'EDA chinois de la "nationalisation d'outils ponctuels" vers une base de logiciel industriel "flux complet, inter-niveaux, fortement collaboratif". Cela signifie que la chaîne d'outils EDA ne se contenterait plus d'assumer des fonctions auxiliaires comme le dessin de circuits, la conception de layout et la vérification backend, mais devrait être intégrée de manière exhaustive dans les processus clés de la chaîne complète : modélisation de dispositifs, construction de PDK, simulation de circuits, extraction de paramètres parasites, analyse temporelle et de consommation, vérification physique, packaging avancé et optimisation conjointe au niveau système.
Le 26 mai, la School of Integrated Circuits de l'Université de Pékin a annoncé une avancée clé dans le développement d'un prototype d'outil EDA "vrai 3D" pour répondre aux besoins de repliement logique de la loi τ. Cet outil prend en charge l'optimisation conjointe dans l'espace tridimensionnel complet, la répartition logique libre entre dies et l'optimisation thermique conjointe, pouvant couvrir des conceptions de plusieurs dizaines de millions d'instances. Comparé au "pseudo-3D" traditionnel, l'outil "vrai 3D" de l'Université de Pékin réalise : une réduction moyenne de la longueur des fils d'environ 30% ; une amélioration du WNS d'environ 6%, du TNS d'environ 12% ; une baisse de la température de pic de plus de 3%. Actuellement, l'outil a terminé la validation sur une conception de niveau industriel. Les prochaines étapes consisteront à l'étendre aux scénarios d'empilement multi-dies et d'intégration hétérogène, comblant ainsi un maillon clé de la conception de puces 3D.
Le même jour, un investisseur a interrogé Empyrean sur une plateforme d'interaction : Dans le contexte de l'ère post-Moore, l'industrie considère que l'importance de l'EDA évolue de celle d'un outil de conception traditionnel vers celle d'une "plateforme d'optimisation des performances au niveau système". Quelle est la position de la société concernant la valeur stratégique future de l'EDA dans le repliement logique, l'optimisation temporelle et la collaboration multi-puces ?
Empyrean a ensuite répondu : La société a anticipé que les puces actuelles d'IA, GPU, mémoire, etc., s'appuient sur la technologie 3DIC pour surmonter les goulots d'étranglement des procédés avancés et de la puissance de calcul de l'ère post-Moore. Elle s'est positionnée à l'avance dans le domaine de l'EDA pour la conception 3DIC, construisant une solution de flux complet couvrant de la conception conjointe de puces tridimensionnelles à intégration hétérogène jusqu'à la vérification, comblant le vide des outils de conception 3DIC haut de gamme en Chine, étant le seul fournisseur d'EDA de flux complet de conception et vérification 3DIC en Chine. La société a lancé sa première plateforme de vérification physique 3DIC Argus, leader sur le marché, prenant en charge de manière exhaustive la conception de packaging à intégration hétérogène 2.5D/3D, permettant une vérification physique de bout en bout, de la conception conjointe 3DIC diversifiée jusqu'au packaging.
Ainsi, une voie se dessine progressivement, allant de la traction théorique de la loi τ, à la définition de l'architecture système, jusqu'au renforcement de la chaîne d'outils EDA nationale. Dans les prochaines années, les acteurs qui parviendront à proposer en premier des solutions validées en boucle industrielle sur la convergence temporelle du repliement logique, la vérification finale du couplage multi-physique 3D et la collaboration STCO à pile complète, pourraient occuper une position plus active dans la tendance de la "miniaturisation temporelle". Pour l'EDA chinois, cela offre peut-être une fenêtre pour passer d'une course aux outils ponctuels à la construction de capacités à pile complète — ne plus se contenter d'être "utilisable", mais évoluer continuellement vers un "facile à utiliser" à pile complète.
Cet article provient du compte WeChat "Semiconductor Industry Insights" (ID: ICViews), auteur : Feng Ning
