随着AI大模型训练与推理需求持续爆发,算力芯片的性能瓶颈已从计算单元转向存储带宽,HBM高带宽内存成为制约高端AI硬件迭代的核心关键。在HotChips2026国际高端芯片技术大会上,全球两大存储龙头三星、SK海力士集中披露了HBM4下一代技术演进路线,打破了行业沿用多年的HBM迭代逻辑。
相较于过往单纯提升DRAM速率与堆叠层数,新一代HBM4架构全面转向Base Die逻辑工艺升级、混合键合3D堆叠、EMIB异构混合封装三大创新方向。技术迭代的背后,是HBM从单一存储器件向“存储+逻辑+封装+IP+EDA”一体化系统的转型。
从颗粒提速到系统优化,HBM的演进逻辑发生切换
在此前HBM3、HBM3E的迭代周期中,行业技术升级逻辑相对固定,核心优化集中在DRAM存储颗粒本身,通过提升单颗粒传输速率、增加堆叠层数、优化微凸点互联结构,实现整体带宽的稳步提升。在此体系下,底部Base Die仅承担简单的信号转接、电源分配与测试辅助功能,充当被动信号桥梁角色。工艺架构长期沿用成熟存储衍生工艺,无需大规模迭代,整个HBM产品的技术壁垒与产能瓶颈,完全集中在DRAM制造环节。
但随着AI算力需求指数级增长,传统迭代模式的边际效应快速递减。超高带宽场景下,单纯提升DRAM速率会带来严重的信号串扰、功耗激增、时序偏移等问题,二维平面的优化已经无法适配超大算力负载。针对这一行业痛点,本届HotChips2026大会上,三星与SK海力士同步释放全新技术思路,明确HBM4时代的核心突破点不再是存储颗粒,而是底层Base Die的系统性重构。
两大厂商在技术方案上形成明显差异化路线。三星在HotChips演讲中披露,其HBM4/HBM4E产品Base Die采用自家4nm逻辑工艺,CDie使用1cDRAM节点,引脚速率最高达到11.7Gbps,可向上拓展至13Gbps,单堆栈带宽可达3.3TB/s。通过逻辑工艺的高密度晶体管优势,Base Die可集成更高性能的PHY电路、信号纠错模块与电源管理单元,大幅优化高速信号完整性,解决超高带宽下的时序紊乱问题。与此同时,三星在架构设计中明确,将部分内存控制逻辑下沉至Base Die,有效释放GPU端的硅片面积,为算力单元扩容提供空间。
SK海力士则采用分工协作的迭代模式,选择与台积电合作,Base Die采用台积电12nm逻辑工艺,相较于三星的全自研逻辑架构,SK海力士的方案更注重量产稳定性,通过优化Base Die的供电网络与热传导结构,适配12层乃至16层超高堆叠架构的散热与负载需求。两种路线的差异化布局,意味着HBM4的Base die内部逻辑架构不再统一,不同厂商的产品在工艺、性能、适配场景上形成天然差异,为后续供应链适配与芯片设计迭代增加了全新难度。
将Base Die切换逻辑工艺带来多重收益。逻辑工艺可以实现更高晶体管密度,PHY电路的信号完整性、功耗控制得到优化,能够承载HBM4翻倍之后的2048位I/O位宽。同时Base Die富余的芯片面积,给近存计算带来硬件空间,HBM不再仅仅作为数据容器,可以在存储内部完成简单的数据预处理,缓解冯・诺依曼架构的数据搬运压力。但代价同样显著,HBM不再是存储厂可以完全闭环完成的产品,逻辑代工产能、IP设计能力、跨工艺协同仿真,全部变成HBM量产的约束条件。DRAM厂商需要和逻辑代工厂深度协同,设计、验证、流片周期被拉长,供应链复杂度成倍上升。
多重先进封装路线并行
HotChips2026释放的另一个关键信号,HBM的系统集成封装路线正在走向多元化,台积电的CoWoS不再是唯一解,混合封装方案登上舞台,同时堆叠内部键合技术向混合键合3D堆叠过渡。
SK海力士在演讲中确认,正在评估英特尔EMIB嵌入式硅桥技术,用于HBM4与算力芯片之间的2.5D系统集成。传统CoWoS依靠整块大面积硅中介层完成GPU与HBM之间全部信号互连,性能优异,但中介层成本高昂,同时受光刻机光罩尺寸限制,产能扩张难度大,全球CoWoS的产能长期处于供不应求状态,头部客户优先锁定产能,其余厂商拿产线需要长时间排队。EMIB放弃整片硅中介层,只在芯片信号交互的局部嵌入微型硅桥,有机基板承担大部分布线,局部硅桥完成高密度高速信号传输。这套方案可以降低封装成本,突破光罩尺寸限制,实现更大规模多芯片集成,谷歌TPU已经将EMIB纳入下一代方案选型清单。
但EMIB并不意味着直接替代CoWoS。EMIB的局部硅桥在极高密度信号场景下,信号损耗、电源完整性依旧和全硅中介层存在差距。SK海力士的定位,是把EMIB作为重要补充路线,而不是全盘替代。高端训练芯片依旧会优先沿用CoWoS,中高端推理、大算力加速器可以使用EMIB方案缓解封装产能压力,形成双路线并行的局面。
而HBM堆叠内部,也就是多层DRAMDie之间的键合技术,正处在从MRMUF向混合键合过渡的周期。现阶段HBM4量产版本,主流依旧使用MRMUF、TCNCF热压键合方案,依靠微凸点实现层间互连。但随着堆叠层数冲向16层,微凸点的间距、热阻、功耗逐步抵达物理极限。混合键合(HybridBonding)相较于MR-MUF工艺,不仅能使核心芯片厚度增加24%,将TSV间距缩小至18微米以下,还能在增加堆叠层数的情况下,将热阻大幅降低35%,预计该技术最早落地于HBM5,面向16到20层及以上超高堆叠。
不过,混合键合目前还处在小批量验证阶段,良率控制、设备成本、薄晶圆处理都存在挑战,2026年不会大规模商用,行业普遍预期20272028年HBM4E迭代版本、HBM5世代才会迎来混合键合规模化落地。
这也造就了当前HBM产业非常特殊的技术过渡形态:新一代HBM4产品,外部系统集成率先开启EMIB异构封装的多元化探索,缓解高端封装产能压力;内部DRAM堆叠依旧坚守MRMUF成熟热压工艺保障量产稳定性,混合键合仅做前置预研布局。多重技术路线同步推进、新旧工艺交叉并存,大幅放大了现阶段HBM4技术选型的不确定性。
除此之外,热管理正式成为超高堆叠HBM绕不开的核心卡点。16层堆叠架构让HBM整体热负荷大幅攀升,热量堆积会直接导致带宽降频、性能无法满跑。针对这一痛点,两家厂商已拿出差异化解决方案:SK海力士推出IHBM内置导热组件方案,通过在HBM的D2D PHY区域嵌入高导热且电绝缘的冷却组件,构建专用散热路径,可额外降低30%以上的热阻,提升系统的运行稳定性;三星则为远期HBM5产品规划铜散热通路设计,从硬件结构层面破解超高堆叠的散热难题。可以明确的是,未来高堆叠HBM产品的性能上限,不再单纯取决于带宽与速率参数,而是由热管理能力直接决定。
IP与3D EDA成为HBM4隐形核心门槛
如今,HBM4的核心壁垒不只是制造、封装,而是已经延伸至高速IP与异构EDA工具链两大软实力环节,成为当前产业最容易被忽视、却最关键的卡点。随着HBM4接口速率突破9Gbps、IO位宽翻倍扩容,高速PHY、SerDes接口IP的设计难度呈指数级上升。
高速IP并非简单的电路设计,需要深度适配DRAM颗粒特性、Base Die逻辑架构、封装布线结构,完成信号完整性、电源完整性的联合仿真调试。当前全球成熟量产级HBM4高速IP资源高度集中,少数海外头部厂商凭借多年流片积累,垄断了主流算力芯片的IP配套市场。对于中小算力设计企业与新兴供应链厂商而言,无法获取成熟高速IP,就无法适配HBM4架构,直接形成严苛的行业准入壁垒。
与此同时,3D异构EDA工具链的短板,进一步放大了HBM4的落地难度。HBM4属于典型的多工艺、多裸片异构集成系统,逻辑基底、存储堆叠、硅桥/中介层封装分属不同工艺体系,传统二维分立EDA工具无法完成跨裸片、跨工艺的协同仿真。在三维堆叠场景下,电学、热学、力学效应相互耦合,单一环节的仿真偏差,都会导致整体设计收敛失败。
当前行业主流设计流程存在明显割裂问题,前端逻辑设计、中端物理实现、后端封装仿真数据无法互通复用,迭代成本极高。HotChips2026明确指出,HBM4的规模化落地,高度依赖一体化3DIC协同设计工具链,可实现设计、工艺、封装、多物理场仿真全流程联动。EDA工具的适配能力、高速IP的调试兼容性,直接决定HBM4的量产良率与性能上限,也是现阶段中小厂商难以突破的核心技术壁垒。
整体来看,本届大会完整勾勒出HBM产业的全新进化路径:告别传统单点硬件迭代模式,迈入架构、封装、工艺、软硬件生态协同升级的系统竞争时代。三星、SK海力士的差异化技术路线,打破了行业长期的标准化格局,新旧工艺长期共存、场景化技术分层、系统能力决胜,将成为未来2-3年HBM赛道的核心发展常态,改写AI存储产业的竞争规则。
本文来自微信公众号 “半导体产业纵横”(ID:ICViews),作者:子皓
