# Bài viết Liên quan Thu nhỏ thời gian

Định luật Thao (τ), đưa EDA “nổ” ra khỏi vòng tròn

Tháng 5/2026, tại IEEE ISCAS, bà Hà Đình Ba, Chủ tịch bộ phận kinh doanh bán dẫn của Huawei, đã giới thiệu khái niệm "Định luật Thao (τ)". Khác với Định luật Moore tập trung vào thu nhỏ hình học, định luật τ hướng tới "thu nhỏ thời gian", tối ưu hóa hằng số thời gian τ xuyên suốt các cấp độ linh kiện, mạch, chip và hệ thống để tăng hiệu suất xử lý thông tin. Huawei cho biết đã sản xuất 381 chip dựa trên nguyên tắc này và dự kiến đạt trình độ tương đương 1.4nm vào năm 2031. Định luật τ đặt ra yêu cầu mới cho công cụ EDA, đẩy nó từ công cụ thiết kế hỗ trợ lên thành nền tảng tối ưu hóa hiệu suất hệ thống trọng yếu. Các thách thức chính bao gồm: thiếu khả năng thiết kế "3D thực sự" bản địa và tối ưu hóa xuyên tầng (STCO), cũng như thiếu công cụ phân tích đa trường vật lý (điện, nhiệt, cơ) kết hợp hiệu quả cho các cấu trúc xếp chồng 3D và Chiplet. Định luật này có thể thúc đẩy EDA trong nước Trung Quốc chuyển từ các công cụ điểm sang xây dựng nền tảng phần mềm công nghiệp "toàn quy trình, xuyên tầng, hợp tác mạnh". Các công ty như Hoa Đại Cửu Thiên đã bắt đầu phát triển các giải pháp toàn quy trình cho thiết kế 3DIC. Đại học Bắc Kinh cũng công bố nguyên mẫu công cụ EDA "3D thực sự" cho nhu cầu gấp logic, cho thấy sự tiến bộ trong việc lấp đầy khoảng trống then chốt, hướng tới mục tiêu không chỉ "có thể dùng" mà còn "dùng tốt" toàn diện.

marsbitHôm qua 13:42