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SemiAnalysis décortique le Kirin 9030 de Huawei : La finesse de gravure stagne, on plie la puce

SemiAnalysis, via son laboratoire STEEL, a publié sa première analyse de démontage publique, ciblant le Kirin 9030 Pro de Huawei (fabriqué par SMIC en procédé N+3). Le rapport révèle que le pas métallique minimum (M0 pitch) du N+3 est de 32,5 nm, plus fin que celui de l'Intel 18A. Cependant, ceci est un indicateur isolé et la densité logique globale (113,4 MTr/mm²) est similaire au N6 de TSMC, mais obtenue à un coût bien supérieur en raison de l'utilisation d'une quadruple modélisation (SAQP) avec des DUV uniquement, sans EUV. Le Kirin 9030, de taille similaire à son prédécesseur, intègre plus de cœurs CPU/GPU/NPU et de cache grâce à la densité améliorée. Ses performances GPU rattrapent environ les flagships de 2022, mais le CPU, basé sur une architecture de type Cortex-X2 (2021), accuse un retard en IPC et en fréquence dû aux limitations du procédé de fabrication. Face à ces contraintes, Huawei mise sur une nouvelle voie : l'échelle Tau et le "LogicFolding" (pliage logique). Cette approche consiste à empiler verticalement des blocs logiques pour raccourcir les interconnexions, visant à atteindre 5 GHz et une densité équivalente élevée d'ici 2031. Bien que le calcul de densité pour la 3D diffère des méthodes traditionnelles, cette direction est stratégique. En conclusion, les contrôles à l'exportation n'ont pas arrêté les progrès sino-sémiconducteurs, mais en ont changé la trajectoire et le coût. SMIC prouve qu'une densité avancée est possible sans EUV, mais à un prix élevé. Pendant ce temps, Huawei innove en conception 3D et diversifie ses chaînes d'approvisionnement (mémoire CXMT), cherchant à rendre les puces nationales "suffisantes" pour des applications clés.

marsbit06/15 06:56

SemiAnalysis décortique le Kirin 9030 de Huawei : La finesse de gravure stagne, on plie la puce

marsbit06/15 06:56

τ Scaling : Le nouveau moteur de croissance conçu par Huawei pour l'ère post-Moore

Au cours des 60 dernières années, l'industrie des semi-conducteurs a progressé grâce à la réduction de la taille des transistors (Loi de Moore). Cependant, cette voie est désormais confrontée à des limites : rendements en chute libre, coûts astronomiques et augmentation du prix par transistor. Face à cela, Huawei propose une nouvelle direction : le τ Scaling (Mise à l'échelle Tau). Au lieu de se concentrer sur la miniaturisation, cette théorie optimise le temps (τ) comme indicateur clé, en réduisant les délais sur toute la chaîne, du transistor (picoseconde) au système (seconde). **Le principe** : Compresser le temps de latence à travers quatre couches interconnectées (transistor, circuit, puce, système) pour des gains en performance et efficacité. **Applications concrètes :** * **Mobile (LogicFolding)** : Empilement 3D de puces. Sans changement de procédé, cela augmente densité (+55%), efficacité énergétique (+41%) et fréquence (objectif 4GHz d'ici 2029). * **Centres de données IA** : Réduction des délais de communication, principal goulet d'étranglement. * **Bus unifié** : Réduction du temps d'accès par 500. * **Interconnexion optique Hi-ONE** : Débit de 8 Tb/s, distance portée à 100m. * **3D Folding** : Intégration verticale pour évolutivité. **Défis restants** : Adaptation des outils de conception (EDA), gestion des variations de fabrication en 3D, et définition de nouveaux standards. **Conclusion** : L'ère de la miniaturisation (Moore) cède la place à l'ère de l'optimisation du temps (τ Scaling). En se concentrant sur l'architecture 3D et l'optimisation système, une amélioration continue des performances reste possible sans dépendre uniquement des procédés de gravure les plus avancés.

marsbit05/25 05:37

τ Scaling : Le nouveau moteur de croissance conçu par Huawei pour l'ère post-Moore

marsbit05/25 05:37

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