Avec la demande explosive persistante d'entraînement et d'inférence des grands modèles d'IA, le goulot d'étranglement des performances des puces de calcul a basculé des unités de calcul vers la bande passante mémoire, faisant de la mémoire haute bande passante HBM la clé centrale limitant l'évolution du matériel IA haut de gamme. Lors de la conférence internationale de pointe sur les technologies des puces HotChips 2026, les deux géants mondiaux de la mémoire, Samsung et SK Hynix, ont dévoilé conjointement la feuille de route d'évolution de la prochaine génération de technologie HBM4, rompant ainsi la logique itérative de l'industrie utilisée depuis des années.
Comparée aux itérations passées axées uniquement sur l'augmentation de la vitesse DRAM et du nombre de couches empilées, la nouvelle architecture HBM4 s'oriente résolument vers trois axes d'innovation majeurs : l'évolution de la logique du Base Die vers des procédés avancés, l'empilement 3D par collage hybride et l'assemblage hétérogène EMIB. Derrière cette évolution technologique se profile la transformation de la HBM d'un simple dispositif de mémoire vers un système intégré "mémoire + logique + assemblage + IP + EDA".
De l'accélération des puces à l'optimisation système : un changement de logique évolutive pour la HBM
Lors des cycles d'itération précédents des HBM3 et HBM3E, la logique d'amélioration technologique de l'industrie était relativement fixe, l'optimisation centrale se concentrant sur les puces mémoire DRAM elles-mêmes. En augmentant le débit de transmission par puce, en ajoutant des couches d'empilement et en optimisant la structure d'interconnexion des micro-bosses, la bande passante globale progressait régulièrement. Dans ce système, le Base Die inférieur ne jouait qu'un rôle passif de pont de signaux, assumant des fonctions simples de routage de signaux, de distribution d'alimentation et d'assistance aux tests. Son architecture de procédé suivait depuis longtemps les processus dérivés matures de la mémoire, sans nécessiter d'itérations majeures. Le seuil technologique et le goulot d'étranglement de production des produits HBM étaient entièrement concentrés sur la fabrication DRAM.
Cependant, avec la croissance exponentielle de la demande en puissance de calcul pour l'IA, l'effet marginal du mode d'itération traditionnel diminue rapidement. Dans des scénarios de bande passante ultra-élevée, la simple augmentation de la vitesse DRAM entraîne de graves problèmes de diaphonie de signal, de consommation énergétique et de dérive temporelle, et l'optimisation sur le plan bidimensionnel ne peut plus s'adapter aux charges de calcul massives. Pour répondre à cette problématique sectorielle, lors de HotChips 2026, Samsung et SK Hynix ont simultanément présenté une nouvelle approche technologique, affirmant que le point de rupture central à l'ère HBM4 n'est plus les puces mémoire, mais la refonte systémique du Base Die sous-jacent.
Les deux fabricants ont adopté des approches technologiques nettement différenciées. Dans sa présentation à HotChips, Samsung a révélé que le Base Die de ses produits HBM4/HBM4E utilise son propre procédé logique 4nm, le C-Die utilisant le nœud 1c DRAM, avec une vitesse d'interface pouvant atteindre 11,7 Gbps (pouvant être étendue à 13 Gbps), et une bande passante par pile atteignant 3,3 To/s. Grâce à la densité élevée de transistors des procédés logiques, le Base Die peut intégrer des circuits PHY plus performants, des modules de correction d'erreur de signal et des unités de gestion de l'alimentation, optimisant considérablement l'intégrité du signal à haute vitesse et résolvant les problèmes de désordre temporel sous bande passante ultra-élevée. Parallèlement, Samsung a clairement indiqué dans la conception architecturale qu'une partie de la logique de contrôle mémoire serait descendue dans le Base Die, libérant efficacement de la surface de silicium côté GPU et offrant de l'espace pour l'expansion des unités de calcul.
SK Hynix a quant à lui adopté un mode d'itération basé sur la collaboration et la division du travail, choisissant de s'associer à TSMC. Le Base Die utilise le procédé logique 12nm de TSMC. Comparée à l'architecture logique entièrement interne de Samsung, l'approche de SK Hynix privilégie davantage la stabilité de la production en série, optimisant le réseau d'alimentation et la structure de conduction thermique du Base Die pour s'adapter aux exigences de dissipation thermique et de charge des architectures d'empilement ultra-élevées à 12 voire 16 couches. Cette différenciation des deux approches signifie que l'architecture logique interne du Base Die de la HBM4 ne sera plus uniforme. Les produits de différents fabricants présenteront naturellement des différences en termes de procédé, performances et scénarios d'adaptation, ajoutant une nouvelle complexité à l'adaptation de la chaîne d'approvisionnement et à l'itération de conception des puces.
Le passage du Base Die à un procédé logique offre de multiples avantages. Les procédés logiques permettent une densité de transistors plus élevée, optimisant l'intégrité du signal des circuits PHY et le contrôle de la consommation, et sont capables de supporter le doublement de la largeur d'I/O de la HBM4 à 2048 bits. L'espace de puce disponible supplémentaire sur le Base Die ouvre également des possibilités matérielles pour le calcul proche de la mémoire. La HBM ne se contente plus d'être un simple conteneur de données, elle peut effectuer un prétraitement simple des données à l'intérieur de la mémoire, soulageant ainsi la pression de transfert de données de l'architecture von Neumann. Cependant, le coût est également significatif : la HBM n'est plus un produit que les fabricants de mémoire peuvent achever en boucle fermée. La capacité de fabrication logique, la conception d'IP et la simulation collaborative inter-procédés deviennent toutes des contraintes pour la production de la HBM. Les fabricants de DRAM doivent collaborer en profondeur avec les fonderies logiques, les cycles de conception, vérification et fabrication des masques s'allongent, et la complexité de la chaîne d'approvisionnement est multipliée.
Parallélisme de multiples voies d'assemblage avancé
Un autre signal clé émis par HotChips 2026 est que la voie d'intégration système de la HBM évolue vers la diversification. Le CoWoS de TSMC n'est plus la seule solution, les solutions d'assemblage hybride font leur entrée sur scène, tandis que la technologie de collage interne entre couches d'empilement évolue vers l'empilement 3D par collage hybride.
SK Hynix a confirmé dans sa présentation qu'il évaluait la technologie EMIB d'Intel pour l'intégration système 2.5D entre la HBM4 et la puce de calcul. Le CoWoS traditionnel repose sur un large interposeur de silicium monolithique pour réaliser toutes les interconnexions de signaux entre le GPU et la HBM. Bien que performant, le coût de l'interposeur est élevé. De plus, limité par la taille des réticules des photolithographes, l'expansion de la capacité est difficile. La capacité mondiale de CoWoS est depuis longtemps en situation de pénurie, les clients majeurs verrouillant prioritairement la capacité, tandis que les autres fabricants doivent faire la queue longtemps pour obtenir des créneaux de production. EMIB abandonne l'interposeur de silicium monolithique, intégrant uniquement de minuscules ponts de silicium dans les zones locales d'échange de signaux entre puces, le substrat organique assurant la majeure partie du routage, et les ponts de silicium locaux assurant la transmission haute densité et haute vitesse des signaux. Cette solution peut réduire les coûts d'assemblage, contourner la limite de taille des réticules et permettre une intégration multi-puces à plus grande échelle. Le TPU de Google a déjà inclus EMIB dans sa liste de sélection pour les solutions de prochaine génération.
Cependant, EMIB ne signifie pas un remplacement direct de CoWoS. Dans des scénarios de signaux à densité extrêmement élevée, les pertes de signal et l'intégrité de l'alimentation des ponts de silicium locaux d'EMIB présentent encore des écarts avec l'interposeur de silicium complet. Pour SK Hynix, EMIB représente une voie complémentaire importante, et non un remplacement total. Les puces d'entraînement haut de gamme continueront à privilégier CoWoS, tandis que les accélérateurs d'inférence mi-haut de gamme et à forte puissance de calcul pourront utiliser la solution EMIB pour atténuer la pression sur la capacité d'assemblage, créant ainsi une situation de double voie parallèle.
À l'intérieur de l'empilement HBM, c'est-à-dire la technologie de collage entre les différentes couches de Die DRAM, la transition des techniques MR-MUF vers le collage hybride est en cours. Pour les versions de production de la HBM4 actuelles, les solutions principales utilisent encore le MR-MUF ou le TCNCF (compression thermique), reposant sur des micro-bosses pour l'interconnexion entre couches. Cependant, à mesure que le nombre de couches empilées approche 16, l'espacement, la résistance thermique et la consommation des micro-bosses atteignent progressivement leurs limites physiques. Par rapport au procédé MR-MUF, le collage hybride (Hybrid Bonding) peut non seulement augmenter l'épaisseur du cœur de la puce de 24 %, réduire l'espacement TSV à moins de 18 micromètres, mais aussi réduire considérablement la résistance thermique de 35 % tout en augmentant le nombre de couches empilées. Cette technologie devrait être déployée au plus tôt avec la HBM5, visant les empilements ultra-élevés de 16 à 20 couches et plus.
Cependant, le collage hybride en est actuellement au stade de validation en petits lots. Le contrôle du rendement, le coût des équipements et le traitement des wafers fins posent tous des défis. Il ne sera pas commercialisé à grande échelle en 2026. L'industrie s'attend généralement à ce que le collage hybride atteigne une adoption à grande échelle avec les versions itératives HBM4E et la génération HBM5 vers 2027-2028.
Cela crée une situation de transition technologique très particulière dans l'industrie de la HBM : La nouvelle génération de produits HBM4 voit d'abord son intégration système externe explorer la diversification vers l'assemblage hétérogène EMIB pour soulager la pression sur la capacité d'assemblage haut de gamme ; l'empilement DRAM interne reste fidèle aux procédés matures de compression thermique MR-MUF pour garantir la stabilité de production, le collage hybride n'étant utilisé que pour des travaux de recherche préalable. La progression simultanée de multiples voies technologiques, la coexistence croisée d'anciens et de nouveaux procédés augmentent considérablement l'incertitude des choix technologiques pour la HBM4 à ce stade.
De plus, la gestion thermique est devenue un point de blocage central incontournable pour les HBM à empilement ultra-élevé. L'architecture à 16 couches empilées fait grimper en flèche la charge thermique globale de la HBM, et l'accumulation de chaleur entraîne directement une réduction de la fréquence de la bande passante et l'impossibilité d'atteindre les performances maximales. Pour répondre à ce problème, les deux fabricants ont proposé des solutions différenciées : SK Hynix a introduit la solution IHBM avec composant de conduction thermique intégré, en intégrant un composant de refroidissement à haute conductivité thermique et isolant électrique dans la zone PHY D2D de la HBM, créant ainsi un chemin de dissipation thermique dédié pouvant réduire la résistance thermique de plus de 30 % et améliorer la stabilité du système. Samsung, quant à lui, planifie une conception à base de voies de dissipation en cuivre pour les futurs produits HBM5, résolvant au niveau structurel matériel les problèmes de dissipation thermique des empilements ultra-élevés. Il est clair que la limite supérieure de performance des futurs produits HBM à haut empilement ne dépendra plus uniquement des paramètres de bande passante et de vitesse, mais sera directement déterminée par la capacité de gestion thermique.
Les IP et l'EDA 3D deviennent les seuils invisibles mais cruciaux de la HBM4
Aujourd'hui, les principaux seuils de la HBM4 ne se limitent plus à la fabrication et à l'assemblage, mais s'étendent également à deux compétences "douces" : les IP haute vitesse et la chaîne d'outils EDA hétérogène, devenant les points de blocage les plus négligés mais les plus critiques de l'industrie actuelle. Alors que la vitesse d'interface de la HBM4 dépasse 9 Gbps et que la largeur d'I/O double, la difficulté de conception des IP haute vitesse PHY et SerDes augmente de façon exponentielle.
Les IP haute vitesse ne sont pas de simples conceptions de circuits. Elles doivent être profondément adaptées aux caractéristiques des puces DRAM, à l'architecture logique du Base Die et à la structure de routage de l'assemblage, et réaliser une simulation et un débogage conjoints de l'intégrité du signal et de l'alimentation. Actuellement, les ressources mondiales en IP haute vitesse matures et produites en série pour la HBM4 sont hautement concentrées. Quelques grands fabricants étrangers, forts de leurs années d'expérience en fabrication de masques, monopolisent le marché d'accompagnement des IP pour les principales puces de calcul. Pour les PME de conception de calcul et les nouveaux acteurs de la chaîne d'approvisionnement, l'impossibilité d'accéder à des IP haute vitesse matures signifie l'incapacité d'adapter l'architecture HBM4, créant ainsi une barrière à l'entrée stricte.
Parallèlement, les lacunes de la chaîne d'outils EDA 3D hétérogène amplifient encore la difficulté de déploiement de la HBM4. La HBM4 est un système typique d'intégration hétérogène multi-procédés et multi-dies. Le substrat logique, l'empilement mémoire et l'assemblage par ponts de silicium/interposeurs relèvent de systèmes de procédés différents. Les outils EDA 2D traditionnels distincts ne peuvent pas effectuer de simulations collaboratives inter-dies et inter-procédés. Dans un scénario d'empilement 3D, les effets électriques, thermiques et mécaniques sont couplés, et une déviation de simulation dans un seul maillon peut entraîner l'échec de la convergence globale de la conception.
Le flux de conception dominant de l'industrie souffre actuellement d'un problème de cloisonnement évident. Les données de simulation de la conception logique front-end, de l'implémentation physique milieu de gamme et de l'assemblage back-end ne peuvent pas être réutilisées ou échangées, rendant les itérations extrêmement coûteuses. HotChips 2026 a clairement indiqué que le déploiement à grande échelle de la HBM4 dépend fortement d'une chaîne d'outils de conception collaborative 3DIC intégrée, capable de réaliser une interaction de bout en bout entre conception, procédé, assemblage et simulation multi-physique. Les capacités d'adaptation des outils EDA et la compatibilité de débogage des IP haute vitesse déterminent directement le rendement de production et les limites de performance de la HBM4, constituant également les principaux seuils technologiques difficiles à franchir pour les PME à ce stade.
Dans l'ensemble, cette conférence a esquissé la nouvelle voie d'évolution de l'industrie de la HBM : abandonner le mode d'itération matériel traditionnel ponctuel pour entrer dans l'ère de la compétition systémique basée sur la collaboration de l'architecture, de l'assemblage, des procédés et de l'écosystème logiciel/matériel. Les approches technologiques différenciées de Samsung et SK Hynix ont rompu la normalisation de longue date de l'industrie. La coexistence prolongée des anciens et nouveaux procédés, la stratification technologique par scénario et la suprématie par les capacités systémiques deviendront la norme centrale de développement du secteur de la HBM au cours des 2-3 prochaines années, réécrivant les règles de concurrence de l'industrie du stockage pour l'IA.
Cet article est tiré du compte officiel WeChat "Semiconductor Industry Insights" (ID: ICViews), auteur : Zihao
