A medida que las necesidades de entrenamiento e inferencia de modelos de IA a gran escala continúan estallando, el cuello de botella en el rendimiento de los chips de cómputo ha pasado de las unidades de procesamiento al ancho de banda de memoria. La memoria de alto ancho de banda (HBM) se ha convertido en el factor clave que restringe la iteración del hardware de IA de alta gama. En la conferencia internacional HotChips 2026 sobre tecnología de chips de alta gama, los dos gigantes mundiales del almacenamiento, Samsung y SK Hynix, revelaron conjuntamente la hoja de ruta para la próxima evolución tecnológica del HBM4, rompiendo la lógica de iteración que la industria había mantenido durante años.
A diferencia de las mejoras anteriores centradas únicamente en aumentar la velocidad de los DRAM y el número de capas apiladas, la nueva arquitectura HBM4 se orienta completamente hacia tres direcciones innovadoras: la mejora del proceso lógico del Base Die (capa base), el apilamiento 3D con unión híbrida (Hybrid Bonding) y el encapsulado heterogéneo híbrido EMIB. Detrás de esta iteración tecnológica, se encuentra la transformación del HBM de un simple dispositivo de almacenamiento hacia un sistema integrado de "almacenamiento + lógica + encapsulado + IP + EDA".
Del aumento de velocidad de los chips a la optimización del sistema: Cambio en la lógica de evolución del HBM
En los ciclos de iteración previos del HBM3 y HBM3E, la lógica de mejora tecnológica de la industria era relativamente fija, centrándose principalmente en los propios chips de almacenamiento DRAM. A través del aumento de la velocidad de transmisión por chip, el incremento de capas apiladas y la optimización de la estructura de interconexión de micro-bumps, se lograba una mejora gradual del ancho de banda total. En este sistema, el Base Die inferior solo cumplía funciones simples de reenvío de señales, distribución de energía y asistencia en pruebas, actuando como un puente de señales pasivo. Su arquitectura de proceso utilizaba durante mucho tiempo procesos derivados maduros de almacenamiento, sin necesidad de grandes iteraciones. Las barreras tecnológicas y los cuellos de botella en la producción del producto HBM se concentraban completamente en la fabricación del DRAM.
Sin embargo, con el crecimiento exponencial de la demanda de potencia de cálculo para IA, la eficiencia marginal del modelo de iteración tradicional disminuye rápidamente. En escenarios de ancho de banda ultra alto, el simple aumento de la velocidad del DRAM genera graves problemas de interferencia de señal, aumento drástico del consumo energético y desviación de temporización. La optimización en el plano bidimensional ya no puede adaptarse a las cargas de trabajo de cómputo masivo. Para abordar este punto crítico de la industria, en HotChips 2026, Samsung y SK Hynix presentaron simultáneamente una nueva línea de pensamiento tecnológico, dejando claro que el punto de avance central en la era del HBM4 ya no son los chips de almacenamiento, sino la reconstrucción sistémica del Base Die subyacente.
Los dos fabricantes han desarrollado rutas tecnológicas claramente diferenciadas. En su presentación en HotChips, Samsung reveló que el Base Die de sus productos HBM4/HBM4E utiliza su propio proceso lógico de 4 nm, los chips CDie utilizan el nodo 1c DRAM, con una velocidad de pin máxima de 11.7 Gbps, escalable hasta 13 Gbps, y un ancho de banda por pila de hasta 3.3 TB/s. Aprovechando la ventaja de los transistores de alta densidad del proceso lógico, el Base Die puede integrar circuitos PHY de mayor rendimiento, módulos de corrección de errores de señal y unidades de gestión de energía, optimizando significativamente la integridad de la señal de alta velocidad y resolviendo problemas de desorden de temporización bajo ancho de banda ultra alto. Simultáneamente, Samsung especificó en su diseño arquitectónico que parte de la lógica de control de memoria se trasladará al Base Die, liberando efectivamente área de silicio en el lado de la GPU y proporcionando espacio para la expansión de las unidades de cómputo.
SK Hynix adoptó un modo de iteración colaborativo, optando por trabajar con TSMC. Su Base Die utiliza el proceso lógico de 12 nm de TSMC. En comparación con la arquitectura lógica totalmente interna de Samsung, la solución de SK Hynix se centra más en la estabilidad de la producción en masa, optimizando la red de suministro de energía y la estructura de conducción térmica del Base Die para adaptarse a los requisitos de disipación de calor y carga de arquitecturas de apilamiento ultra altas de 12 e incluso 16 capas. La disposición diferenciada de ambas rutas significa que la arquitectura lógica interna del Base Die del HBM4 ya no será uniforme. Los productos de diferentes fabricantes presentarán diferencias naturales en proceso, rendimiento y escenarios de adaptación, lo que añade una nueva capa de dificultad a la adaptación de la cadena de suministro y la iteración del diseño de chips.
El cambio del Base Die a un proceso lógico conlleva múltiples beneficios. El proceso lógico permite una mayor densidad de transistores, optimizando la integridad de señal y el control de consumo energético de los circuitos PHY, y puede soportar el ancho de E/S de 2048 bits del HBM4, que se duplica. Además, el área de silicio sobrante en el Base Die ofrece espacio de hardware para el cómputo cercano a la memoria (near-memory computing). El HBM ya no funciona solo como un contenedor de datos, pudiendo realizar un preprocesamiento simple de datos dentro del propio almacenamiento, aliviando la presión de movimiento de datos en la arquitectura de Von Neumann. Sin embargo, el costo también es significativo: el HBM ya no es un producto que los fabricantes de memoria puedan completar en un ciclo cerrado. La capacidad de producción de fundición lógica, la capacidad de diseño de IP y la simulación conjunta multiplataforma se convierten en condiciones restrictivas para la producción en masa del HBM. Los fabricantes de DRAM necesitan una colaboración profunda con las fundiciones lógicas, los ciclos de diseño, verificación y fabricación se alargan, y la complejidad de la cadena de suministro se multiplica.
Múltiples rutas de encapsulado avanzado en paralelo
Otra señal clave de HotChips 2026 es que la ruta de encapsulado para la integración de sistemas del HBM se está volviendo diversa. CoWoS de TSMC ya no es la única solución; los esquemas de encapsulado híbrido suben al escenario, mientras que la tecnología de unión interna para el apilamiento evoluciona hacia el apilamiento 3D con unión híbrida.
SK Hynix confirmó en su presentación que está evaluando la tecnología EMIB (Embedded Multi-die Interconnect Bridge) de Intel para la integración 2.5D de sistemas entre el HBM4 y los chips de cómputo. El CoWoS tradicional depende de un gran interpositor de silicio para completar todas las interconexiones de señal entre la GPU y el HBM. Ofrece un rendimiento excelente, pero el costo del interpositor es elevado. Además, está limitado por el tamaño de la máscara de la fotolitografía, lo que dificulta la expansión de la capacidad de producción. La capacidad global de CoWoS ha estado en un estado de escasez crónica, con los principales clientes bloqueando prioridad de capacidad y el resto de fabricantes teniendo que esperar largas colas para obtener líneas de producción. EMIB renuncia al interpositor de silicio completo, incorporando micro-puentes de silicio solo en las áreas locales donde interactúan las señales de los chips. El sustrato orgánico asume la mayor parte del enrutado, y los puentes de silicio locales manejan la transmisión de señales de alta densidad y velocidad. Este esquema puede reducir los costos de encapsulado, superar las limitaciones de tamaño de máscara y permitir la integración de múltiples chips a mayor escala. Google TPU ya ha incluido EMIB en la lista de opciones para su próxima generación.
Sin embargo, EMIB no significa un reemplazo directo de CoWoS. En escenarios de señal de densidad extremadamente alta, los puentes de silicio locales de EMIB aún presentan diferencias en pérdida de señal e integridad de potencia frente a un interpositor de silicio completo. El posicionamiento de SK Hynix es utilizar EMIB como una ruta de complemento importante, no como un reemplazo total. Los chips de entrenamiento de alta gama seguirán utilizando prioritariamente CoWoS, mientras que los aceleradores de inferencia de media-alta gama y gran potencia de cómputo pueden usar el esquema EMIB para aliviar la presión sobre la capacidad de encapsulado, formando un panorama de doble ruta en paralelo.
En cuanto a la tecnología de unión interna del apilamiento HBM, es decir, entre las múltiples capas de DRAM Die, se encuentra en un período de transición desde MR-MUF hacia la unión híbrida (Hybrid Bonding). En las versiones de producción en masa actuales del HBM4, el estándar predominante sigue siendo el uso de esquemas MR-MUF o TCNCF con unión por compresión térmica, que dependen de micro-bumps para la interconexión entre capas. Sin embargo, a medida que el número de capas apiladas avanza hacia las 16, el espaciado, la resistencia térmica y el consumo de los micro-bumps se acercan gradualmente a sus límites físicos. En comparación con el proceso MR-MUF, la Unión Híbrida no solo puede aumentar el grosor del chip central en un 24% y reducir el espaciado de los TSV a menos de 18 micrómetros, sino que también puede reducir significativamente la resistencia térmica en un 35% al aumentar el número de capas apiladas. Se espera que esta tecnología se implemente primero en el HBM5, orientado a apilamientos ultra altos de 16 a 20 capas o más.
No obstante, la Unión Híbrida se encuentra actualmente en una etapa de validación a pequeña escala. El control del rendimiento, el costo del equipo y el manejo de obleas delgadas presentan desafíos. No se implementará a gran escala en 2026. La industria espera generalmente que la Unión Híbrida se adopte de manera generalizada en las versiones iterativas HBM4E y la generación HBM5 entre 2027 y 2028.
Esto crea una forma de transición tecnológica muy particular en la industria del HBM actual: La nueva generación de productos HBM4 comienza explorando la diversificación del encapsulado heterogéneo EMIB para la integración externa del sistema, aliviando la presión sobre la capacidad de encapsulado de alta gama. Mientras, el apilamiento interno de DRAM mantiene el proceso maduro de compresión térmica MR-MUF para garantizar la estabilidad de la producción en masa, y la Unión Híbrida solo se investiga como preparación futura. El avance simultáneo de múltiples rutas tecnológicas y la coexistencia de procesos nuevos y antiguos amplían significativamente la incertidumbre en la selección tecnológica del HBM4 en esta etapa.
Además, la gestión térmica se ha convertido oficialmente en un cuello de botella central e ineludible para los HBM de apilamiento ultra alto. La arquitectura de 16 capas hace que la carga térmica total del HBM aumente drásticamente. La acumulación de calor puede provocar directamente una reducción de la frecuencia del ancho de banda, impidiendo el rendimiento máximo. Para abordar este punto, los dos fabricantes han presentado soluciones diferenciadas: SK Hynix ha lanzado el esquema iHBM con componentes térmicos integrados, incorporando componentes de enfriamiento con alta conductividad térmica y aislamiento eléctrico en la región D2D PHY del HBM, construyendo una ruta dedicada de disipación que puede reducir la resistencia térmica en más de un 30% y mejorar la estabilidad del sistema. Samsung, por su parte, planea para productos futuros HBM5 un diseño de vía de disipación de cobre, resolviendo el problema de disipación de calor del apilamiento ultra alto a nivel estructural de hardware. Está claro que el límite superior de rendimiento de los futuros productos HBM de alto apilamiento no dependerá únicamente de los parámetros de ancho de banda y velocidad, sino que será determinado directamente por la capacidad de gestión térmica.
IP y EDA 3D se convierten en barreras centrales invisibles del HBM4
Hoy en día, las barreras centrales del HBM4 no son solo la fabricación y el encapsulado, sino que se extienden a dos eslabones de "soft power": los IP de alta velocidad y la cadena de herramientas EDA para heterogeneidad, convirtiéndose en los puntos de estrangulamiento más críticos y, sin embargo, más fácilmente pasados por alto en la industria actual. A medida que la velocidad de interfaz del HBM4 supera los 9 Gbps y el ancho de E/S se expande al doble, la dificultad de diseño de los IP de interfaz de alta velocidad, como PHY y SerDes, aumenta exponencialmente.
Los IP de alta velocidad no son un simple diseño de circuitos; necesitan adaptarse profundamente a las características de los chips DRAM, la arquitectura lógica del Base Die y la estructura de enrutado del encapsulado, realizando simulaciones y ajustes conjuntos de integridad de señal e integridad de potencia. Actualmente, los recursos de IP de alta velocidad maduros y listos para producción en masa del HBM4 están altamente concentrados a nivel mundial. Unas pocas empresas líderes extranjeras, gracias a años de experiencia en fabricación, monopolizan el mercado de IP complementarias para los principales chips de cómputo. Para las empresas de diseño de cómputo de pequeña y mediana escala y los nuevos actores de la cadena de suministro, la imposibilidad de acceder a IP de alta velocidad maduras les impide adaptarse a la arquitectura HBM4, creando una barrera de entrada estricta en la industria.
Al mismo tiempo, la debilidad de la cadena de herramientas EDA para heterogeneidad 3D amplifica aún más la dificultad de implementación del HBM4. El HBM4 es un sistema típico de integración heterogénea multi-proceso y multi-die (chip desnudo). La base lógica, el apilamiento de memoria y el encapsulado con puente/interpositor pertenecen a diferentes sistemas de procesos. Las herramientas EDA tradicionales bidimensionales y separadas no pueden realizar simulaciones conjuntas multiplataforma y multi-die. En escenarios de apilamiento tridimensional, los efectos eléctricos, térmicos y mecánicos se acoplan entre sí, y cualquier desviación en la simulación de un solo eslabón puede provocar el fracaso en la convergencia del diseño general.
El flujo de diseño principal actual de la industria presenta un problema evidente de fragmentación: los datos del diseño lógico front-end, la implementación física mid-end y la simulación de encapsulado back-end no pueden intercambiarse ni reutilizarse, lo que genera costos de iteración extremadamente altos. HotChips 2026 dejó claro que la implementación a gran escala del HBM4 depende en gran medida de cadenas de herramientas de diseño colaborativo 3DIC integradas, que permitan la interconexión de todo el flujo de diseño, proceso, encapsulado y simulación multi-física. La capacidad de adaptación de las herramientas EDA y la compatibilidad de ajuste de los IP de alta velocidad determinan directamente el rendimiento de producción en masa y el límite de rendimiento del HBM4, y constituyen también las barreras tecnológicas centrales que las pequeñas y medianas empresas encuentran difíciles de superar en esta etapa.
En general, esta conferencia delineó completamente la nueva ruta de evolución de la industria del HBM: Despidiéndose del modo tradicional de iteración de hardware puntual, avanzando hacia la era de la competencia sistémica con actualizaciones colaborativas de arquitectura, encapsulado, proceso y ecosistema hardware-software. Las rutas tecnológicas diferenciadas de Samsung y SK Hynix han roto el largo patrón de estandarización de la industria. La coexistencia prolongada de procesos nuevos y antiguos, la estratificación tecnológica por escenario y la victoria determinada por la capacidad sistémica se convertirán en la norma central de desarrollo del campo del HBM en los próximos 2-3 años, reescribiendo las reglas de competencia de la industria del almacenamiento para IA.
Este artículo procede del WeChat público "Semiconductor Industry Vertical and Horizontal" (ID: ICViews), autor: Zihao
